Structure des ordinateurs

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1 Références Structure des ordinateurs Pierre Wolper URL: http: // http: // ~pw/cours/struct.html Objectifs du cours 1. Langage machine et construction d un ordinateur (a) Etudier en détail une réalisation simple de machine programmable. (b) Aborder les techniques permettant d améliorer les performances des processeurs. (c) Présenter les concepts utilisés pour simplifier la programmation des machines : gestion d interruption et mode privilégié, mémoire virtuelle,... Stephen A. Ward and Robert H. Halstead, Computation Structures, MIT Press, M. Ben-Ari, Principles of Concurrent and Distributed Programming, Prentice Hall, Systèmes d exploitation et programmation parallèle (a) Introduire la programmation par processus et le fonctionnement d un noyau de système. (b) Approfondir les notions relatives à la programmation par processus parallèles et de la communication entre processus. (c) Etudier les problèmes classiques de programmation parallèle. (d) Présenter quelques notions sur l évolution des ordinateurs et notamment les machines parallèles et leur programmation. Travaux pratiques Exercices sur la conception d un processeur et la micro-programmation. Exercices et projet sur la programmation en assembleur et la conception d un noyau de système. Exercices et projet sur la programmation par processus parallèles et les mécanismes de communication entre processus (langage C). 4

2 Electronique Digitale : rappels ous utiliserons des notions élémentaires d électronique digitale. Electronique Digitale rappels : les circuits combinatoires x 1 x 2... x n En électronique digitale on utilise un signal électrique (tension) pour représenter une information booléenne (binaire) (, 1), par exemple [, 1] volts représente et [2, ] volts représente 1. Les circuits de l électronique digitale permettent d effectuer des opérations sur les informations booléennes représentées. ous utiliserons trois types de circuits : les circuits combinatoires, les éléments de mémorisation et les circuits séquentiels synchrones.... f 1 (x 1,...,x n ) f k (x 1,...,x n ) Chaque f i est une fonction booléenne (,, ) dex 1,...,x n. Si les entrées (x i ) changent, il faut un certain délai pour que les sorties (f i ) aient une valeur correcte. 6 Electronique Digitale rappels : les éléments de mémorisation x 1 x 2 x... y 1 y 2 y... x n y n a 1 a 2 a. a k Lorsque est actif (à 1),lesvaleursdex 1,...,x n sont mémorisées à la transition ( 1) d horloge suivante à l adresse donnée par a 1,...,a k. Les valeurs des sorties y 1,...,y n sont égales aux valeurs mémorisées à l adresse a 1,...,a k. Un registre est une mémoire à une seule place (pas d adresse). est un signal d horloge : 7

3 Electronique Digitale rappels : les circuits séquentiels synchrones entrées circuit combinatoire registres horloge sorties Des circuits synchrones aux processeurs Un processeur est un circuit séquentiel synchrone avec quelques particularités. 1. Le circuit est organisé en une partie données et une partie contrôle. La partie données effectue des opérations sur des données mémorisées ; le contrôle détermine les opérations qui sont effectuées. entrées A chaque transition d horloge, on charge dans les registres une fonction booléenne des entrées et du contenu précédent des registres. logique de contrôle registres de contrôle logique du chemin de données registres de données sorties Les sorties sont une fonction booléenne des entrées et du contenu des registres. contrôle chemin de données horloge Dans le cadre de la partie données, on incorpore une mémoire de grande capacité (la mémoire principale de la machine).. La partie contrôle a un comportement qui dépend de la partie données : contrôle influencé parlerésultat des opérations sur les données ; contrôle déterminé par un programme conservé danslamémoire du chemin de données. Un chemin de données simple Dans le chemin de données ci-dessous, il y a des éléments de mémorisation et un élément de calcul (circuit combinatoire) interconnecté par un bus. entrées logique de contrôle logique du chemin de données sorties Functions Status flags DRALU A ALU s A B B SMAR SMAR SRAM Static RAM DRSRAM DMAR DMAR DRAM Dynamic RAM DRDRAM registres de contrôle registres de données I/O contrôle chemin de données horloge 11 12

4 Le bus est est un ensemble de lignes d interconnexion partagées. Chaque élément connecté en sortie sur le bus peut être actif ( ou 1) ou inactif (déconnecté) on parle de logique états ( states). Il s agit d un bus simple à contrôle centralisé géré par l unité de contrôle. Les signaux nécessaires au fonctionnement du chemin de données seront générés par l unité de contrôle. Une architecture de machine : La machine β Architecture 2 bits : les registres contiennent tous 2 bits et les adresses mémoire comportent 2 bits, ce qui permet d adresser 2 2 octets de mémoire. Lamachinecomporte2(à 1) registres de 2 bits et un compteur de programme de 2 bits dont la valeur est toujours un multiple de 4. Le registre 1 contient toujours la valeur. Pour concevoir l unité de contrôle, il faut d abord définir la machine qui sera réalisée. Les instructions sont toutes codées sur 2 bits Registres Mémoire Machine β : format des instructions PC 2 bits x x4 2 1 Toutes les opérations de la machine β (sauf les accès àlamémoire) sont effectuées entre registres. R x Il y a deux formats possibles pour les instructions : R1 R2 2 2 octets Le format sans valeur constante (literal) Rc Ra Rb inutilisé R R1 valeur toujours 2 bits xfffffffc F E D 2 bits C Le format avec valeur constante (literal) Rc Ra valeur (complément à 2) 1 16

5 Machine β : instructions arithmétiques Sans valeur Avec valeur nom nom x ADD x ADDC x21 SUB x1 SUBC x22 MUL x2 MULC x2 DIV x DIVC ADD(Ra,Rb,Rc) : PC PC + 4 Reg[Rc] Reg[Ra] + Reg[Rb] ADDC(Ra,literal,Rc) : PC PC + 4 Reg[Rc] Reg[Ra] + SEXT(literal) SEXT(literal) représente la valeur contenue dans l instruction convertie de 16 à 2 bits, le signe étant conservé. La définition de SUB, MUL et DIV est similaire. Machine β : instructions de comparaison Sans valeur Avec valeur nom nom x24 COMPEQ x4 COMPEQC x2 COMPLT x COMPLTC x26 COMPLE x6 COMPLEC COMPEQ(Ra,Rb,Rc) : PC PC + 4 if Reg[Ra] = Reg[Rb] then Reg[Rc] 1 else Reg[Rc] COMPEQC(Ra,literal,Rc) : PC PC + 4 if Reg[Ra] = SEXT(literal) then Reg[Rc] 1 else Reg[Rc] CMPLT et CMPLTC comparent selon la relation <, CMPLE et CMPLEC selon Machine β : instructions de décalage Machine β : instructions logiques Sans valeur Avec valeur nom nom x2 AD x ADC x29 OR x9 ORC x2a XOR xa XORC AD(Ra,Rb,Rc) : PC PC + 4 Reg[Rc] Reg[Ra] & Reg[Rb] ADC(Ra,literal,Rc) : PC PC + 4 Reg[Rc] Reg[Ra] & SEXT(literal) OR et ORC calculent le ou, XOR et XORC, le ou exclusif. Sans valeur Avec valeur nom nom x2c SHL xc SHLC x2d SHR xd SHRC x2e SRA xe SRAC SHL(Ra,Rb,Rc) : PC PC + 4 Reg[Rc] Reg[Ra] Reg[Rb] 4: SHLC(Ra,literal,Rc) : PC PC + 4 Reg[Rc] Reg[Ra] literal 4: Le contenu de Ra est décalé d un nombre de positions donné parles bits inférieurs de Rb et le résultat est placé dans Rc. Des sont introduits dans les positions libérées. SHR et SHRC décalent vers la droite (introduction de dans les positions libérées). SRAetSRACdécalent aussi vers la droite, mais le bit de signe (Reg[Ra] 1 ) est introduit dans les positions libérées. 19

6 Machine β : instructions d accès à la mémoire x1 x19 nom ST (Ra,literal,Rc) : PC PC + 4 EA Reg[Ra] + SEXT(literal) Reg[Rc] Mem[EA] ST(Rc,literal,Ra) : PC PC + 4 EA Reg[Ra] + SEXT(literal) Mem[EA] Reg[Rc] EA est ce qu on appelle l adresse effective. Machine β : instructions d accès à la mémoire II x1f nom R R(label,Rc) : PC PC + 4 EA PC + 4 SEXT(literal) Reg[Rc] Mem[EA] Dans R, l instruction fournie à l assembleur contient un étiquette (label). Dans l instruction assemblée, la valeur introduite (literal) est calculée par literal = ((OFFSET(label) OFFSET(inst. courante)) 4) Machine β : instructions de branchement II Machine β : instructions de branchement x1d x1e nom BEQ/BF BE/BT x1b nom JMP JMP(Ra,Rc) : PC PC + 4 EA Reg[Ra] & xfffffffc Reg[Rc] PC PC EA Les 2 bits inférieurs de Ra sont mis à pour être sûr d avoir une adresse de mot ; l adresse de l instruction suivant le JMP est sauvée dans Rc. BEQ(Ra,label,Rc) : PC PC + 4 EA PC + 4 SEXT(literal) TMP Reg[Ra] Reg[Rc] PC if TMP = then PC EA Dans BEQ, l instruction fournie à l assembleur contient un étiquette (label). Dans l instruction assemblée, la valeur introduite (literal) est calculée par literal = ((OFFSET(label) OFFSET(inst. courante)) 4) 1 BE est similaire à BEQ si ce n est que l on teste la nonégalité à. TMP est utilisé car Ra et Rc pourraient être identiques. 2 24

7 Un réalisation de la machine β : la machine ULg1 Un premier schéma de ULg1 ous partons du chemin de données décrit précédemment. A A SMAR SMAR DMAR DMAR La RAM statique servira à implémenter les registres. Functions Status flags DRALU ALU s B B SRAM Static RAM DRSRAM DRAM Dynamic RAM DRDRAM La RAM dynamique servira à implémenter la mémoire principale. I/O PCIC IC PC DRPC PC Functions Status flags Control Unit... DR... Il faut introduire un compteur de programme (PC) et une unité de contrôle. PCIC 2 26 Le PC de ULg1 vu en détails La SRAM de ULg1 vue en détails PC D bits counter PCIC 1 s 2 DRPC SRAM D11 1 SMAR SMAR DRSRAM D s 2 D...7 SRAM SRAM SRAM SRAM On se limite à bits car la machine construite n aura pas plus de 4 mega-octets (1 mega-mot) de mémoire. Ce circuit est câblé pour générer la valeur lorsque le registre 1 est lu. 27 2

8 La DRAM de ULg1 vue en détails L unité decontrôledeulg1vueendétails DRAM DRAM D21 2 DMAR DMAR DRAM DRAM DRAM DRDRAM D Le module de DRAM doit contenir un circuit de rafraîchissement. La fréquence de l horloge est choisie pour que la DRAM travaille au même rythme que le reste. Dans une réalisation optimisée, la DRAM travaille plus lentement. D...7 DRLit/Rb D Instr. D Instr. 1 D D...1 Instr. 2 D...7 Instr. 16 s ISTREG DRRa DRRc s s s s D...7 D1,1...7 D...1 D...1 D...1 Reset Phase 4 D Q Control ROM ALU flags E 1 Latch flags 7 ISTREG A B SMAR DMAR SRAM DRAM PC DRRc DRRa DRLit/Rb DRALU DRSRAM DRDRAM DRPC ALU Fnct ALU Cin PCIC L unité de contrôle est une unité microprogrammée qui permet jusqu à 16 phases par instruction. Le microprogramme est contenu dans une ROM. 29 Les Flags de l ALU sont utilisés en entrée de la ROM pour permettre l implémentation d instructions conditionnelles. Ils sont E qui vaut 1 si la sortie de l ALU est égale à xffffffff, C le bit de report complémenté, le bit de signe (bit 1). La partie gauche de l unité de contrôle sert à séparer les différentes partie d une instruction et à les amener à l endroit voulu sur le bus. Pour implémenter les instructions de la machine β, il ne faut plus que définir le microcode qui doit être placé dans la ROM. L instruction OR(Ra, Rb, Rc) LemicrocodedeULg1 Phase Flags Latch ALU DR PC+ flags F,C in,mode SEL SEL 111 * SMAR Ra * A SRAM * SMAR Rb * B SRAM * 1 11 SMAR Rc * SRAM A B * DMAR PC; PC * 1 11 ISTREG DRAM 1 2

9 L instruction BEQ(Ra, label, Rc) L instruction JMP(Ra, Rc) Phase Flags Latch ALU DR PC+ flags F,C in,mode SEL SEL 1111 * SMAR Ra * A SRAM * 1 11 SMAR Rc * SRAM PC * PC A * DMAR PC; PC * 1 11 ISTREG DRAM Phase Flags Latch ALU DR PC+ flags F,C in,mode SEL SEL 1111 * SMAR Ra * A SRAM * A A-1; Latch * 1 11 SMAR Rc * SRAM PC E= DMAR PC; PC E= 1 11 ISTREG DRAM E= A Lit E= A A+A E= A A+A E= B PC E= PC A+B E= DMAR PC; PC E= ISTREG DRAM Rappel : le literal figurant dans l instruction interprétée par le microcode est calculé (par l assembleur) à partir du label figurant dans l instruction présentée sous forme symbolique suivant l expression literal = ((OFFSET(label) OFFSET(inst. courante)) 4) 1 4 L instruction (Ra, literal, Rc) Phase Flags Latch ALU DR PC+ flags F,C in,mode SEL SEL 11 * SMAR Ra 11 1 * A SRAM 11 1 * B Lit * 1 11 SMAR Rc 11 1 * DMAR A+B * SRAM DRAM * DMAR PC; PC * 1 11 ISTREG DRAM