Calcul parallèle! et GPU!
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- Francis Morel
- il y a 6 ans
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1 ! INSA-5IF Calcul parallèle! et GPU! Séance 1 : architecture des GPU! Christian Wolf! INSA-Lyon, Dép. IF!
2 Planning! Christian W.! Cours! Introduction : architecture d un GPU! Jonathan R.C.! Cours! Introduction : calcul en parallèle (1/2)! Jonathan R.C.! Cours! Introduction : calcul en parallèle (2/2)! Jonathan R.C.! Cours! Open-MP! Jonathan R.C.! TP! Open-MP! Christian W.! Cours + TP! Programmation en CUDA : introduction! Jonathan R.C.! TP! Open-MP! Christian W. + Lionel M.! Cours + TP! Jonathan R.C.! TP! MPI! Jonathan R.C.! TP! MPI! Jonathan R.C.! TP! Runtime! Programmation en CUDA : mémoires! Christian W.! Cours + TP! Débogage et optimisation sur GPU! Christian W.! Cours + TP! GPU Design patterns! Lionel M.! Cours + TP! Open-ACC! Lionel M.! Cours + TP! Open-ACC!
3 CPU : Performances! Augmenter la performance d un CPU est devenu difficile, car les voies classiques sont saturées :! - Augmentation de la fréquence! - Rendre plus rapide l accès mémoire (Caches L1, L2, L3, L4)! - Paralléliser l exécution des étapes de chaque instruction (pipeline)! - Exécution super scalaire! - Instructions vectoriels (MMX, SSE etc.)!
4 Réponse : paralléliser! CPU multi-cœurs! Grappes de calculs (cluster)! GPU!
5 CPU vs. GPU : performances!
6 Calcul scientifique sur GPU!
7 GPU vs. Super-ordinateurs! Pour comparaison, les meilleurs clusters («grappes») de calcul mondiaux.! Octobre 2015 : #1 mondial = Tianhe-2, Chine :! cores (Intel Xeon E5-2692v2 12C 2.2GHz)! GB RAM! - Consommation 17.6 MW (centrale nucléaire : 860 MW)! - Linux bien sur! Programmation en Open-MP! - 54Pflops/s théoriquement, 34PFlops Linpack!
8 A Lyon : CNRS/IN2P3! cores ( Hyperthreading)! 0.5 Mwatt (calcul et refroidissement)!
9 CPU vs. GPU vs. Super-ordinateur! Comparé avec la liste des 500 meilleurs clusters mondiaux :! Le GPU Nvidia Titan X (Maxwell) : 6600 Gflops/s = 6.6Tflops/s! Le CPU i7! #1 Nov. 2000: 4.9Tf/s! #500 Nov. 2007: 5.9Tf/s! #1 Nov. 1996: 368Gf/s! #500 Nov. 2003: 378Gf/s!
10 Application : reconnaissance de gestes! Réseau! de neurones! profond Natalia Neverova, Christian Wolf, Graham W. Taylor and Florian Nebout. ModDrop: adaptive multi-modal gesture recognition. In IEEE Transactions on Pattern Analysis and Machine Intelligence 38(8): , 2016.!
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12 Le G du GPU : graphisme 3D! Problème d origine : affichage d un maillage 3D texturé à frames par seconde.! Applications : jeux vidéo, logiciels CAO! - Grand nombre de triangles (résolution du maillage)! > ! - Grand nombre de pixels (résolution de l écran)! 4K = 3840x2160 = ! Figure :
13 Pipeline classique de rendu! Une pipeline simplifiée :! 1. Vertex Shading, Transform and Lighting! Transformer les sommets du maillage, leur affecteur des données «intermédiaires» (couleur / ombrage / normales).! 2. Rastering! Déterminer la couleur de chaque pixel d un triangle à partir de la texture associée.! 3. Shading! Déterminer la couleur finale en intégrant d autres facteurs (ombrage)! 4. Frame buffering! Ecriture du pixel en gérant la visibilité à l aide d un z-buffer!
14 Histoire des GPU : (1) le néant! Avant ~1995 : graphisme 3d avant l ère du GPU. Tout est calculé entièrement en logiciel et donc sur le CPU.! (Quake, ID Software)!
15 Histoire des GPU : (2) 3Dfx! 1996 : Introduction par Diamond de l accélerateur 3D «3Dfx Voodoo».! Accélération de certaines parties du pipeline.! Il ne s agit pas de la première carte. En revanche, elle prend rapidement 50%-80% du marché, tellement elle domine la concurrence en terme de performance.!
16 Histoire des GPU : (3) GPU! 1999 : introduction par Nvidia des cartes graphiques 3D dites «GPU». Le pipeline de rendu (complet!) est entièrement réalisé en matériel et donc non-programmable (Nvidia GeForce 256).! - Augmentation de la résolution (de l écran, des textures)! - Augmentation de la complexité des modèles 3D (nombre de triangles)! Quake 1 (CPU)! Quake 2 (GPU)!
17 Histoire des GPU : (4) GPGPU! Pipeline programmable introduite avec Nvidia GeForce 3.! Pour calculer la valeur exacte d un pixel (d un vertex), on peut faire appel à une fonction programmable nommée «shader» (pixel shader, vertex shader).!! Début de l ère du «GPGPU» : General Purpose Computing on Graphical Processing Units».!! Premières utilisations pour le calcul scientifique (non prévues). Programmation très complexe.! Nécessite la conversion des données au format «pixel» ou «vertex».!!
18 Histoire du calcul GPU : (5) CUDA! En Nov Nvidia introduit la GeForce 8800 pour réagir sur la demande de la communauté HPC :! - «GPU computing» au lieu de «GPGPU».! - API dédié au calcul scientifique à coté de l API graphique! - Utilisation de C pour la programmation!! Méthodologie : SIMT (Single instruction multiple thread)!
19 GPU : les deux vendeurs! - Programmation en CUDA (langage conçu par Nvidia)! - Open-CL possible (pas optimal?)! - Plus utilisé pour le calcul scientifique! - Utilisé dans ce séminaire!! - CUDA non disponible! - Programmation en Open-CL!
20 GPU Nvidia : gammes! - GeForce : cartes graphiques pour usage général : jeux, infographie, calcul parallèle! - Quadro : cartes graphiques dédiées aux professionnels : création de contenu digital, CAO, DAO! - Tesla : cartes graphiques dédiées uniquement au calcul scientifique! - Tegra : liées aux systèmes mobiles (téléphones, tablettes)!
21 Cartes «Tesla»! - Spécifiquement conçues pour le calcul scientifique! - Pas de sortie vidéo! bonne chance pour vos jeux! - Double précision! - Plus de mémoire embarquée (12Go pour certains)! - Possibilité de communication «Infiniband» pour connecter des GPU embarqués sur différents ordinateurs.!
22 Générations de GPU Nvidia! - G80/Tesla (à ne pas confondre avec les cartes Tesla)! - Fermi (2010-)! - Kepler (2012-)! - Maxwell (2014-)! GeForce Titan X,! GeForce 980Ti! GeForce 750 (utilisé en TP)! Tesla M40 (et variantes)! - Pascal (depuis juillet 2016)! GeForce Titan X Pascal! GeForce 1080! Tesla P40 (et variantes)!
23 Rappel : architecture d un CPU! Rappel : micromachine, INSA-3IF!
24 Rappel : architecture d un CPU! Intel MSP 430 (vu en 3IF)!
25 CPU : Le cycle de von Neuman! - Etapes du cycle de von Neumann :! IF instruction fetch! ID instruction decode! OPF Operand fetch! EX execute! WB result write back! IF ID OPF EX WB
26 Pipeline d un CPU! - Paralléliser l exécution des cycles de von Neumann! - Permet de terminer une nouvelle instruction à chaque tic d horloge, si! Pas de dépendances entre instructions consécutives! Opérandes disponibles! - Sinon : attentes («bulles»)! IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB
27 Prédiction de branchement! - Pour les instructions de type saut conditionnel, le CPU essaie de deviner le résultat du saut («branch prediction»)! - Les instructions suivant l instruction en cours sont exécutées de manière spéculative! - Si la prédiction est fausse, les résultats sont supprimés et la pipeline vidée! IF ID OPF EX WB Déstination du saut disponible! Saut cond.! IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB Pas réalisé sur les GPU!!
28 Fréquence de l horloge! - Augmenter la fréquence de l horloge peut augmenter la performance! - Nécessite une maitrise de la complexité de chaque étape! - Création de pipelines très longues (20 cycles et plus)! - Toujours une instruction par clock et donc une meilleure performance dans le meilleur cas! - Problème : consommation! IF ID OPF EX1 EX2 EX3 EX4 WB IF ID OPF EX1 EX2 EX3 EX4 WB IF ID OPF EX1 EX2 EX3 EX4 WB IF ID OPF EX1 EX2 EX3 EX4 WB
29 CPU : architecture superscalaire! Dans les meilleures conditions, permet de terminer plus d une instruction à chaque tic d horloge.! Duplication des unités de calcul au sein du CPU.! IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB
30 CPU : Cache! Cache! Cache! Un cache miss met en attente toute la pipeline! IF ID OPF EX WB IF ID OPF EX WB IF ID OPF Accès RAM! EX WB IF ID OPF EX WB IF ID OPF EX WB IF ID OPF EX WB Dépendance! > 100 cycles!!!
31 CPU : Cache! Cache! Cache! Une très très grande partie des transistors d un CPU moderne est consacrée aux caches (L1, L2, L3, L4?)! Raison : optimisation pure de la performance d un seul thread! Intel i7! IBM Power 8 (2014)!
32 CPU : Cache! Cache! Cache! Figure : AnandTech!
33 Stratégies CPU vs. GPU! - CPU! Optimiser la performance «séquentielle» pure! Diminuer / maîtriser les latences d accès à la mémoire (Cache!!)! Logique sophistiquée pour résoudre des dépendances (prédiction de branchements, exécution out of order etc.)! - GPU :! On suppose l existence d un TRES grand nombre de threads! Cacher des latences d accès à la mémoire (exécuter les instructions pour lesquelles les données sont disponibles)! Optimiser la performance par watt!
34 Exemple :! multiplication de matrices! x = La solution séquentielle classique :!
35 Solution parallèle! Exécution en parallèle d une fonction ayant comme paramètre l indice du résultat à calculer :! Appeler en parallèle pour tous c, r! Sur CPU avec un seul cœur et en cas de threads multiples, estce que les latences dues aux accès RAM seront cachées?!
36 CPU : changement de contexte! Réponse : NON! - Un changement de thread sur un CPU demande un changement de «contexte», une opération chère :! - Les registres sont disponibles une seule fois dans le processeur :! Program counter (PC)! Instruction register (IR)! Stack pointer (SP)! Status register (SR)! Registres de calcul (par exemple AX, BX, CX pour x86).! - Basculer d un processus ou thread à un autre nécessite :! Stockage des registres de l ancien thread! Chargement des registres du nouveau thread!
37 La solution GPU! - Stockage d un très grand nombre de threads en parallèle directement sur le processeur! - Le GPU peut choisir un thread sans aucun délai (0 cycles!)! - A chaque tic d horloge une instruction est choisie dont toutes les dépendances ont été satisfaites (disponibilité des opérandes etc.)! - Pour chaque registre (PC, IR, SP ), une copie (!!) est réalisée et cablée pour chaque thread (et non pas par unité de calcul!)! - Génération Maxwell (e.g. Titan X, GTX980) :! 2048 threads par «streaming-multiprocessor»! 16 SM sur un GPU : réalisations de chaque registre!!
38 Register file! Rappel : les registres du CPU Intel MSP430 sont numérotés et organisés sous forme d un «register file»!
39 Register file! Registerfile d un GPU : copies multiples de chaque registre. Une copie pour chaque thread «démarré», dont un grand nombre qui ne sont pas exécutés en un instant donné! Nvidia : allocation dynamaque du nombre de registres par thread (jusqu à 63) en fonction de l occupation du GPU.!
40 ! CUDA :! modèle de programmation!
41 Différents niveau d abstraction! Programmation de haut niveau, spécialisée. Exemple : Tensorflow, de Google (mathématiques, machine learning)! Programmation de bas niveau. Accès direct à l API Nvidia. Exemples : CUDA (traité en séminaire), Open-CL!
42 Programmation bas niveau! - Programmation en CUDA (langage conçu par Nvidia)! - Open-CL possible (pas optimal?)! - Plus utilisé pour le calcul scientifique! - Utilisé dans ce séminaire!! - CUDA non disponible! - Programmation en Open-CL!
43 Hiérarchie «logicielle» : thread! - Une instance d un kernel! - Si «actif», dispose d un PC (program counter), registres, mémoire privée, entrées et sorties! - Une ID propre dans un block!
44 Hiérarchie «logicielle» : bloc! - Un ensemble de threads pouvant coopérer :! Synchronisation! Mémoire partagée! Une ID propre dans une grid!
45 Hiérarchie «logicielle» : grid! - Tableau de block exécutant le même kernel! - Peuvent accéder à la mémoire globale du GPU! - Synchronisation uniquement en terminant le kernel actuel et puis en démarrant un nouveau kernel.!
46 ! CUDA vs. GPU! mapping logiciel - matériel!
47 Mapping logiciel - matériel! La structuration thread/block/grid est propre au modèle de programmation «CUDA». Elle est mappé sur une hiérarchie «matériel» sur le GPU. Le mapping est transparent au programmeur!! De manière générale, le nombre de threads n est pas égal au nombre de cœurs!
48 Un «cuda core»! - Une ALU «integer» + une ALU «float»! - Chacune est équipée d une pipeline (sans la partie initiale IF, ID )! Longeur du pipeline? On ne sait pas.! Nvidia : «The latency of read-after-write dependencies is approximately 24 cycles, but this latency is completely hidden on multiprocessors that have sufficient warps of threads concurrent per multiprocessor.»!
49 Maxwell (GTX 980)! 16 «Streaming multiprocessors» (SM)!! Les SM sont assez indépendants.!
50 Un thread block est affecté à un SM, et il ne le quittera plus! Plusieurs blocks peuvent être affectés au même SM!
51 Première Génération «Maxwell» :!! cœurs par SM, groupés en 4 blocs de 32! - Avec 16 SM = 2048 cœurs max par GPU! - Chaque cœur contient une pipeline complète! Deuxième génération «Maxwell» : > 3000 cœurs!
52 Dernière génération : Pascal!
53 NVIDIA DGX-1!
54 Warp drive! - Avec ~4000 Cuda cores (géneration Pascal), on pourrait avoir ~4000 threads executés à chaque cycle.! - Problème : comment fournir les données aux threads, si la bande passante est limitée?! - Comment fournir ~ 4000 instructions différentes par cycle?! - Réponse : on regroupe les threads par warp executant la même instruction.!
55 Warp drive! W - Chaque SM organise les thread en groups de 32 appelés «warp» (warp <> block!!)! - Les threads d un warp sont exécutés en parallèle! - La même instruction est exécutée par tous les threads, généralement sur des données différentes! - SIMT = Single Instruction Multiple Data! - Exemple de la multiplication de matrices :! - Chaque thread du warp exécute une multiplication! - Les opérandes sont différents!
56 ! Divergence des branches! - En cas de branchements, les threads d un warp peuvent prendre des chemins différents! - Tous les chemins seront exécutés séquentiellement ensemble par le warp entier! - Les threads du warp n ayant pas pris le chemin en cours sont désactivés! - Cela concerne uniquement les threads du même warp.!
57 Divergence des branches! Dans le pire des cas, 32 chemins différents seront exécutés séquentiellement et ensemble par les 32 threads du warp.!
58 SIMD or not SIMD?! - Le modèle SIMT (Single Instruction Multiple Thread) d un GPU est bien différent du modèle SIMD (Single Instruction Multiple Data) classique employé dans les architectures vectorielles! - Le programmeur peut ignorer ce mode de fonctionnement et implémenter un code classique.! - La performance est optimale si le code est adapté (éviter les divergences des branches)!
59 - 4 warp scheduler par SM! - Chaque warp scheduler peut dispatcher deux instructions par cycle!!
60 Warp scheduling! - Chaque warp scheduler peut envoyer deux instructions différentes aux cœurs du SM! - Sélection uniquement des warps ayant toutes les dépendances satisfaites! - Les premières étapes des pipelines sont faits dans les SM et non pas dans le cœurs (pour le calcul des dépendances)! W W W Warp scheduler W
61 GPU et mémoire! L accès à la mémoire GPU est géré par une interface particulièrement large :! Carte graphique! Titan X Max! 384bit! 336Go/s! 12Go! GTX 980! 256bit! 224Go/s! 4Go! GTX 750! 128bit! 80Go/s! 1Go! CPU i7! bit! 20-37Go/s! GPU Processeur (e.g. GM200) 384bit! =48oct! RAM
62 Mémoire et caches! L accès au cache L1 est plus large encore (1024bit)! Accès L1! 1024bit! =128oct! = 32mots! Figure: Orange Owl Solutions!
63 Mémoire partagée de chaque bloc («Shared» )! Registres de chaque thread! Mémoire vive du PC! Mémoire privée du thread («Local»)! Mémoire global du GPU («Global»)!
64 Mémoire : propriétés!
65 Mémoire partagée = L1 Cache! La mémoire partagé et le cache L1 sont réalisés par la même mémoire physique : choix à faire par le programmeur.!
66 Alignement de la mémoire! - L adresse d un type doit être un multiple de la taille du type.! - Exemple pour «int» alignement aux multiples de 4! - Sinon : génération de plusieurs accès mémoire, perte de performance! - Un pointer renvoyé par cudamalloc() est toujours aligné à un multiple >= 256.!
67 «Coalesced access»! - Objectif : minimiser le nombre de transactions mémoires causées par les accès mémoire des threads d un warp! - Tous les threads d un warp exécutent la même instruction.! - S il s agit d un accès mémoire : potentiellement accès à 32 adresses différentes!! W - Sans aucune stratégie, le système sera surchargé!
68 Coalesced acces : motive simple! - 32 threads d un warp participent! - Chacun accède à un mot de 32 bit = 32*4=128 octets! - Cela correspond à une seule transaction de 128-octets avec le cache L1! Figure: Nvidia! - Les données pour les threads non actifs (divergence!) sont cherchées quand même! - Pas de perte de performance en cas de permutations à l intérieur de la ligne!
69 Accès non aligné (L1)! Si l accès du warp est séquentiel (mots consécutifs) mais non alignés sur 128bit, deux lignes sont cherchées du cache L1.! Figure: Nvidia!
70 Accès non aligné (L2)! Cas similaire en cas de cache miss L1 avec accès en L2 :! Figure: Nvidia!
71 !! Accès avec stride! Accès à des éléments étant des multiples d un entier, par exemple de deux :!!!!!!! Chargement de deux lignes de cache L1 (si alignement!)!! Figure: Nvidia!
72 Accès avec stride! Perte de performance avec des accès de moins en moins dense. Au pire de cas : lecture d une ligne de cache par thread du warp! Figure: Nvidia!
73 ! Accès à la mémoire partagée! La mémoire partagée est organisé en bancs. Les accès aux banc différents peuvent être satisfaits en parallèle.! Chaque banc peut fournir 64 bits chaque cycle.!! Deux modes possibles :! - Changement de banc après 32bit! - Changement de banc après 64bit!!
74 Accès à la mémoire partagée! No conflict! 2 way conflict, no broadcast! Figure: 3dgep.com! No conflict : broadcast!
75 ! Accès aux matrices 2D! Les matrices 2D sont souvent accédées de manière suivante :!!! Pour que l accès soit «coalesced», il faut configurer comme multiple de 32 (taille du warp) :! - Largeur du tableau! - Taille du thread block!
76 Compute capabilities! GeForce GTX 750 : installées en salle TP!
77 Performances 3D! GTX 750 : installées en salle TP!
78 En salle de TP :! Nvidia GeForce GTX 750!
79 Conclusion! - Un GPU est conçu pour les cas où une très grande quantité de données est traitée avec les mêmes instructions (SIMT)! - Le modèle de programmation est très générale. Le modèle SIMT est caché du programmeur! - Un très grand nombre d unités de calcul est disponible! - Les latences dues aux accès à la mémoire sont cachées par l exécution très sélective des instructions «prêtes»!
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