Conception de Systèmes Numériques sur FPGA

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1 Conception de Systèmes Numériques sur FPGA Conception Full Synchrone Yann Thoma Reconfigurable and Embedded igital Systems Institute Haute Ecole d Ingénierie et de Gestion du Canton de Vaud This work is licensed under a Creative Commons Attribution-NonCommercial-ShareAlike 3.0 Unported License Février 2015 Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15 Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15

2 Pourquoi "Full synchrone"? Avantages de la conception full synchrone: Permet une abstraction, facilite la conception Evolution prédictible, changement vu au prochain flancs Retard identique pour chaque sortie de flip-flop Analyse statique permet de déterminer la fréquence maximum de fonctionnement Arbre d horloge prédéfinit dans les PLs Très bonne intégration des designs full synchrone Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15 Type de conception Pseudo-synchrone L horloge d un flip-flop dépend du ou des flip-flops précédents Full synchrone Toutes les flip-flops sont synchronisées par le même signal d horloge Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15

3 Compteur pseudo synchrone (ripple counter) Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15 Compteur pseudo synchrone Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15

4 Compteur pseudo synchrone: Analyse Construction très simple Pas synchrone, donc: Retard variable pour chaque sortie Retard cellule N : T n = N tp Très difficile à tester (vérification timing) Possible que la sortie change après le flanc suivant de l horloge Très mauvaise intégration dans des PLs Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15 Compteur full synchrone Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15

5 Compteur synchrone Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15 Compteur full synchrone: Analyse Construction plus complexe Synchrone, donc: Retard identique pour chaque sortie indépendant de la taille du compteur Vérification simple de la fréquence maximum : F max < 1 tp FF +tp COMB +tset up FF Mauvais fonctionnement impossible si F > F max Très bonne intégration dans des PLs Arbre d horloge dans les PLs => timing garanti! Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15

6 Analyse statique des temps tp max = tp + tp SLC + tp set-up Système logique combinatoire ès lors: si F sys F max le fonctionnement est garanti! Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15 Problème avec gated clock Sig 0 1 En Enable 2 gated gated Sig Faux : s'active trop vite Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15

7 Problème avec gated clocks Analyse bascule 1 : 0 arrivera TOUJOURS après le flanc montant 1 sera mis à jour au prochain flanc Fonctionnement indépendant des timings du circuit Analyse bascule 2 : 0 arrivera TOUJOURS après le flanc montant Mais le flanc montant de Clk gated est retardé! Risque que la bascule 2 voit le changment de 0 durant le même flanc Fonctionnement dépend timings portes & connections!! Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15 Arbre d horloge ans un PL il y a un arbre d horloge pré-cablé L arbre garanti que tous les flip-flops voient l horloge au même instant L arbre doit être équilibré Entrée d horloge Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15

8 Full synchrone: validation Avec une conception full synchrone, Une simulation comportementale Et une analyse statique des timings Permettent de valider le système Attention toutefois aux entrées/sorties... Y. Thoma (HES-SO / HEIG-V / RES) Conception de Systèmes Numériques Février / 15