Projet de master Laboratoire de Systèmes Microélectroniques (LSM), EPFL

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1 Projet de master Laboratoire de Systèmes Microélectroniques (LSM), EPFL Etudiant : François EMERY Superviseur : Alain VACHOUX Professeur : Yusuf LEBLEBICI

2 Table des matières 1. Introduction Convertisseurs Types de conversion A/D Conversion A/D temporelle Conversion A/D de Fourier Conversion A/D de Walsh-Hadamard Générateur d Hadamard Matrices d Hadamard Fonctions d Hadamard Simulation du générateur d Hadamard numérique Synthèse du générateur d Hadamard numérique en portes logiques Placement et routage du générateur d Hadamard numérique Bloc de modulation Structure d intégration Génération des signaux de commande Gain et retard du bloc de modulation Adaptation à un système différentiel Bloc ADC Etage pipeline Décodeur Banc de registres Additionneur à redondance Imperfections modélisées Adaptation à un système différentiel Résultats ADC Correction d erreurs Résultats de simulations Démodulateur de Walsh-Hadamard Principe de démodulation Démodulateur à 2 canaux Démodulateur à 4 canaux Structure du démodulateur développé Simulation du démodulateur Synthèse du démodulateur de Walsh-Hadamard en portes logiques Placement et routage du générateur d Hadamard numérique Système complet Générateur de fonctions d Hadamard Modulateur Convertisseurs ADC pipelines Démodulateur /106

3 7.5. Convertisseur de Walsh-Hadamard complet Résultats de simulation Cas à 2 canaux Cas à 4 canaux Conclusion Remerciements Bibliographie Annexes techniques Algorithme : Générateur d Hadamard Fonctions de Walsh Construction du générateur d Hadamard Algorithme démodulateur ère Etape : Conversion std_logic_vector / unsigned ème Etape : Opérations arithmétiques ème Etape : Système de switches de sortie Annexes code Code VHDL du Package Code VHDL du générateur de fonctions de Walsh-Hadamard Code VHDL du démodulateur générique de Walsh-Hadamard Code VHDL / VHDL- AMS du modulateur Code VHDL / VHDL-AMS du Convertisseur pipeline Code du système complet /106

4 1. Introduction Le but de ce projet consiste à développer un modèle comportemental, en utilisant les langages VHDL et VHDL-AMS, des différentes parties d un convertisseur parallèle imaginé par G. Ding utilisant, pour la modulation, les fonctions de Walsh-Hadamard. La contribution au design d un tel convertisseur proviendra essentiellement du développement d algorithmes génériques chargés de modéliser les deux principaux blocs digitaux de ce circuit, à savoir le générateur d Hadamard, fournissant les fonctions utilisées pour la modulation ainsi que pour la création de tous les signaux de commande utiles au fonctionnement du système complet, et le démodulateur, chargé de recombiner les signaux modulés afin de restituer correctement le mot de sortie du système. Les codes de ces deux blocs génériques seront alors synthétisés pour aboutir à des layout importables sur Cadence qui seront utilisés par G. Ding pour la réalisation d un prototype de convertisseur de Walsh-Hadamard complet intégré réalisé dans la technologie umc 0.18μ. Pour pouvoir simuler le système complet, deux autres blocs analogiques ont été modélisés en utilisant une démarche montante qui consiste à partir de blocs déjà réalisés au niveau transistor pour aboutir à une modélisation comportementale de ces derniers ayant un certain niveau d abstraction. Les modèles devront posséder une structure identique à l implémentation physique c'est-à-dire avoir les mêmes entrées et sorties et devront être capables de simuler le comportement global du circuit sans pour autant modéliser toutes les imperfections liées à l implémentation physique réelle. Pour ce faire, le langage que nous avons utilisé est le langage VHDL-AMS qui offre une grande flexibilité d utilisation et la possibilité d ajout d imperfections. Ce langage présente l avantage d être beaucoup plus rapide à simuler qu un modèle au niveau purement transistor et infiniment plus flexible dans le cas où l on veut pouvoir tester le comportement approximatif du circuit au changement d un paramètre comme le nombre de canaux utilisés. Le langage VHDL-AMS représente donc un bon compromis entre flexibilité et réalisme de la modélisation répondant ainsi pleinement aux objectifs de ce projet. Le chapitre 2 explicitera l utilité et les avantages d un convertisseur parallèle utilisant les fonctions de Walsh-Hadamard par rapport à un convertisseur usuel. Les chapitres 3 à 6 décriront les blocs élémentaires développés dans le cadre de ce projet qui constitueront les éléments de base du convertisseur complet de Walsh-Hadamard. Le chapitre 7 présentera la structure du convertisseur de Walsh-Hadamard complet générique que nous avons réalisé et simulé en utilisant à la fois ADVance MS et l environnement Cadence. Le chapitre 8 reprendra les points importants de ce projet. Les chapitres suivants sont les annexes et contiennent notamment les codes ainsi que les explications des algorithmes développés pour les blocs digitaux. 3/106

5 2. Convertisseurs Les convertisseurs analogique-numérique (convertisseurs A/D) ont pour but de convertir un signal analogique en un signal numérique (digital) composé de mots numériques codés en binaires. Cette transformation, appelée numérisation, comporte deux activités distinctes : l échantillonnage, consistant à prélever périodiquement des échantillons du signal analogique, et la quantification qui a pour but d attribuer une valeur numérique à chaque échantillon prélevé. La qualité du signal numérique récupéré à la sortie du convertisseur dépendra donc de deux facteurs : 1) La fréquence d échantillonnage : Plus celle-ci est grande, plus le nombre d échantillons prélevés est important et donc plus le signal de sortie sera fidèle à l original 2) La résolution : Plus la résolution est fine, plus le nombre de valeurs que peut prendre la sortie dans l intervalle spécifié sera grand et donc meilleure sera la qualité du signal de sortie Pour ne pas perdre d information lors de la conversion d un signal, la fréquence d échantillonnage doit respecter le théorème de l échantillonnage de Shannon. Ce dernier nous donne l inéquation suivante entre la fréquence théorique d échantillonnage minimum f e et la fréquence maximum du signal d entrée f max : f e > 2*f max Si la fréquence d échantillonnage se situe en dessous de cette limite théorique, il y a alors forcément perte d information lors de la conversion A/D et il n est plus possible de reconstituer correctement le signal à partir de la sortie numérique du convertisseur D/A. Un exemple de non-respect du théorème d échantillonnage de Shannon est montré à la figure 2-1. Un sinus de fréquence f 1 à numériser est appliqué à l entrée d un convertisseur A/D ayant une fréquence d échantillonnage inférieure à 2* f 1. Le signal de sortie de ce convertisseur est alors envoyé dans un convertisseur D/A chargé de reconstituer le sinus. Dans cet exemple, T e = 1.1*T Figure 2-1 : Non-respect du théorème d échantillonnage de Shannon 4/106

6 Nous pouvons voir que le signal apparent de sortie ne correspond pas au signal d entrée. Le convertisseur A/D doit donc avoir une fréquence d échantillonnage respectant le théorème de Shannon pour fonctionner correctement. En pratique, la condition sur la fréquence d échantillonnage est beaucoup plus sévère que celle théorique imposée par le théorème de Shannon et ce pour assurer une conversion suffisamment fidèle du signal d entrée. Une fréquence minimum d échantillonnage de 20 fois la fréquence maximale du signal à convertir sera en principe utilisée (loi empirique). f e > 20*f max Les convertisseurs standards actuels (comme les convertisseurs A/D flash par exemple) fonctionnent à des fréquences d échantillonnage suffisamment élevées pour la plupart des applications, mais dans certains cas où le signal d entrée à convertir est à très haute fréquence, un taux d échantillonnage plus élevé peut être requis. Ceci peut notamment être le cas dans les applications radars ainsi que pour certains systèmes de communication. Dans ce cas, une solution possible consiste à utiliser plusieurs canaux, possédant chacun un convertisseur, en parallèle. Dans le cas d un système à N canaux (donc N convertisseurs), la fréquence de travail de chaque convertisseur peut alors être N fois inférieure à la fréquence d échantillonnage requise. Il est donc possible d utiliser N convertisseurs en parallèle travaillant à une fréquence valant f e /N à la place d un simple convertisseur à la fréquence f e. Les configurations de la figure 2-2 et 2-3 sont donc fonctionnellement identiques. Figure 2-2 : Convertisseur simple canal : fréquence f e Figure 2-3 : Convertisseur à N=4 canaux : fréquence f e /N= f e /4 5/106

7 Si l on considère que les convertisseurs travaillent à la même fréquence dans les deux cas, la configuration à N canaux permettra de convertir correctement (c'est-à-dire en respectant la condition empirique sur la fréquence d échantillonnage donnée plus haut) des signaux d entrée ayant une fréquence N fois supérieure à celle pouvant être convertie en utilisant un seul convertisseur. Le prix à payer pour ce faire est une augmentation de la complexité du circuit de part l utilisation de N modulateurs et d un démodulateur. Quelque soit le type de convertisseur parallèle utilisé, il contiendra toujours N modulateurs, N convertisseurs et un bloc de démodulation. Les modulateurs servent à diviser le signal d entrée en N signaux orthogonaux, ce qui sera réalisé en multipliant l entrée par les fonctions U j d une base. Les convertisseurs traduisent la valeur d entrée analogique en un mot de sortie digital. Le bloc de démodulation est chargé de reconstituer le signal de sortie à partir des signaux partiels délivrés par chaque canal. Il convient de relever que la base [U 1,, U N ] utilisée par les modulateurs doit impérativement être orthogonale pour que les signaux convertis puissent être reconstruits univoquement par le démodulateur. Les fonctions U j correspondent aux lignes des matrices utilisées comme base répétées périodiquement. 6/106

8 2.1. Types de conversion A/D Dans cette partie, nous allons brièvement présenter les deux principaux moyens de conversion analogique-numérique (conversion A/D temporelle et conversion A/D de Fourier) usuellement utilisés et les comparer à la conversion A/D de Walsh-Hadamard utilisée par le circuit qui nous intéresse Conversion A/D temporelle La base orthogonale pour ce type de conversion est la matrice identité : Figure 2-4 : Matrice pour conversion A/D temporelle (cas N=4 : 4 canaux). Le principe de fonctionnement de cette conversion temporelle réside dans le fait que chaque canal prend en charge seulement 1 échantillon toutes les N périodes d échantillonnage. En d autres termes, pour un système à quatre canaux, le convertisseur du canal 1 s occupe des échantillons 1, 5, 9,, celui du canal 2 des échantillons 2, 6, 10,, celui du canal 3 : 3,7,11, et finalement celui du canal 4 : 4, 8, 12,.... Ce principe de fonctionnement est illustré à la figure 2-6. Chaque convertisseur dispose donc de quatre fois (N fois dans le cas à N canaux) plus de temps pour effectuer la conversion et peut donc travailler avec une fréquence d échantillonnage 4 (N) fois plus petite que si un seul convertisseur était utilisé Figure 2-5 : Schéma de principe de la conversion A/D temporelle (cas N=4 : 4 canaux) 7/106

9 sample_1 sample_1 canal 1 sample_2 hold_1 hold_1 sample_2 t canal 2 sample_3 hold_2 t canal 3 sample_4 hold_3 t canal 4 hold_4 t Figure 2-6 : Principe de fonctionnement des Sample & Hold Un point restreint cependant fortement l utilisation de ce type de conversion pour des applications à très haute fréquence. Il s agit de sa forte sensibilité à tout problème de synchronisation entre les divers canaux qui limite sérieusement la fréquence maximale du signal d entrée. Les résultats de cette sensibilité sont particulièrement visibles pour des signaux ayant des composantes très hautes fréquences car ils peuvent varier fortement entre deux prises d échantillons et il faut donc assurer un synchronisme parfait entre les divers canaux Conversion A/D de Fourier La base orthogonale pour ce type de conversion est la matrice de Fourier donnée ci-dessous : e e e 1 π j 2 jπ 3π j 2 e e e Figure 2-7 : Matrice pour conversion A/D de Fourier (cas N=4 : 4 canaux) Dans cette approche, les canaux ne sont pas utilisés successivement comme dans le cas de la conversion temporelle mais le sont continuellement. Chaque canal ne prend en revanche en charge qu une partie f max / N du spectre fréquentiel du signal d entrée (f max = fréquence maximum du signal d entrée) ce qui réduit la fréquence du signal entrant dans chaque convertisseur à f max / N et leur permet ainsi de travailler avec une fréquence d échantillonnage N fois plus petite que dans le cas où un seul convertisseur est utilisé, tout en respectant la contrainte liant la fréquence d échantillonnage à la fréquence maximale du signal d entrée du convertisseur. 1 jπ j2π j3π e e e 1 3π j 2 j3π 9π j 2 8/106

10 Le principe de fonctionnement de ce type de convertisseur est donné à la figure 2-8. Il nécessite l utilisation d un élément intégrateur (filtre passe-bas) placé juste après la multiplication du signal d entrée par les fonctions tirées de la matrice de Fourier et sert à limiter le spectre fréquentielle pris en charge par chaque canal à une fréquence f max / N. Figure 2-8 : Schéma de principe de la conversion A/D de Fourier (cas N=4 : 4 canaux) Ce type de système offre l énorme avantage d être beaucoup moins sensible à d éventuels problèmes de synchronisation que ne l est la conversion A/D temporelle. Cela est dû au fait que tous les canaux sont pilotés par les mêmes signaux d horloge et ne sont pas utilisés successivement. Cette conversion présente cependant deux désavantages majeurs qui résident premièrement dans le fait que le signal d entrée doit théoriquement être périodique pour que ce circuit fonctionne parfaitement et deuxièmement dans la forte complexité du circuit avec notamment l introduction de parties réelles et imaginaires qui nécessitent un dédoublement de chaque canal pour pouvoir traiter chaque partie séparément. Le démodulateur, chargé d effectuer la transformée de Fourier inverse, est également très lourd à implémenter. La conversion A/D de Fourier est donc physiquement (implémentation sur circuit imprimé) très lourde à réaliser de part son niveau extrêmement élevé de complexité (surtout pour la démodulation). 9/106

11 Conversion A/D de Walsh-Hadamard La base orthogonale utilisée pour ce type de conversion est la matrice d Hadamard : Figure 2-9 : Matrice pour conversion A/D de Walsh-Hadamard (cas N=4 : 4 canaux) La conversion A/D réalisée à l aide de la base d Hadamard possède l avantage d être peu sensible aux problèmes de synchronisation comme la conversion de Fourier, mais est beaucoup plus simple à implémenter physiquement. De plus, l utilisation des fonctions de Walsh-Hadamard permet d obtenir un convertisseur plus général que celui utilisant les fonctions de Fourier en étant beaucoup moins exigeant sur la périodicité du signal d entrée. Figure 2-10 : Schéma de principe de la conversion A/D de Walsh-Hadamard (cas N=4 : 4 canaux) Ce type de conversion n est cependant applicable qu à des systèmes ayant un nombre limité de canaux (4, voir au maximum 8), les fonctions de Walsh-Hadamard ayant des composantes haute fréquence difficilement gérables si l on élève ce nombre. La suite de ce rapport sera dédiée exclusivement à ce type de convertisseur. Les chapitres qui suivent ont pour but de présenter les différents blocs d un tel convertisseur représenté à la figure 2-10, à savoir le générateur de fonctions d Hadamard (chargé de fournir les signaux contenus dans les matrices d Hadamard utilisés pour la modulation et la génération de tous les signaux de contrôle du convertisseur), le bloc de modulation, les convertisseurs A/D ainsi que le bloc de démodulation. 10/106

12 3. Générateur d Hadamard La base que nous allons utiliser pour moduler le signal d entrée est la base d Hadamard qui, pour des raisons de reconstruction univoque du signal d entrée, est orthogonale (le produit scalaire entre deux fonctions appartenant à cette base est nul). Outre l utilisation des fonctions tirées de cette base pour la modulation du signal d entrée, elles serviront également à la construction de tous les signaux de commande utiles aussi bien au fonctionnement des blocs de modulation, aux convertisseurs de chaque canal ainsi qu au démodulateur. Pour garantir la plus grande souplesse d utilisation, nous avons développé un générateur générique (à l aide du langage VHDL) capable de fournir les N_hadamard premières fonctions d Hadamard numériques ainsi que leurs complémentaires et ceci à partir d un simple signal d horloge en entrée. Ces fonctions seront utilisées par la suite pour le contrôle du circuit complet. Il est à noter que la valeur N_hadamard devra être une puissance de 2 compte tenu de la nature des fonctions d Hadamard et de la méthode générique utilisée pour implémenter ce bloc. La suite de ce chapitre sera consacrée exclusivement à l explication de ce que sont les fonctions d Hadamard ainsi qu à l analyse des résultats provenant des diverses simulations du code développé pour ce générateur, réalisées à différents niveaux d abstraction (avant synthèse, synthétisé au niveau portes logiques et après placement-routage); l explication de la méthodologie utilisée pour aboutir à ce code figurant dans les annexes techniques du chapitre 11. La vue symbolique d un générateur d Hadamard à 8 fonctions est donnée ci-dessous : Figure 3-1 : Générateur des 8 premières fonctions d Hadamard 11/106

13 3.1. Matrices d Hadamard La base d Hadamard est composée des vecteurs contenus dans les matrices d Hadamard. Ces dernières sont des matrices carrées dont les coefficients valent soit +1, soit -1 et dont les lignes sont orthogonales entre elles. Elles peuvent être construites simplement de manière récursive en utilisant la propriété suivante dite propriété de Sylvestre : avec Où n = nombre de lignes et de colonnes de la matrice d Hadamard En appliquant cette méthode de manière récursive, il est aisé de construire les matrices d ordre 2 k pour tout entier naturel k. Ces dernières sont symétriques et présentent la particularité d avoir leur 1 ère ligne et leur 1 ère colonne remplis uniquement d éléments positifs, le reste de la matrice étant composé à part égal d éléments négatifs et positifs. Les matrices d Hadamard d ordre 2, 4 et 8 construites à l aide de la propriété ci-dessus sont les suivantes : Figure 3-2 : Matrices d Hadamard 12/106

14 Ce que nous appellerons, par abus de langage, les fonctions d Hadamard logiques sont les signaux binaires tirés des lignes des matrices d Hadamard, le +1 correspondant à un 1 logique et le -1 à un 0, répétées périodiquement. La fonction d Hadamard d ordre i est déduite de la ligne i+1 de n importe quelle matrice d Hadamard. La fonction d Hadamard d indice 0 (HAD0) équivaudra à la 1 ère ligne de n importe quelle matrice d Hadamard répétée périodiquement et sera donc constante à la valeur 1. La fonction d indice 1 (HAD1) obtenue à l aide de la seconde ligne des matrices d Hadamard alternera les valeurs 1 et 0 et ainsi de suite. Les huit premières fonctions d Hadamard logiques sont représentées à la figure 3-3, l horloge d entrée du générateur correspondant au signal d horloge du convertisseur de Walsh- Hadamard : Figure 3-3 : Représentation des 8 premières fonctions d Hadamard 13/106

15 3.2. Fonctions d Hadamard La méthode complète utilisée pour obtenir les N_hadamard premières fonctions d Hadamard et leurs complémentaires à partir d un unique signal d horloge comme entrée est décrite en détail dans l annexe technique (chapitre 11.1) et ne sera pas détaillée dans cette partie. Pour information, elle est basée sur un système de divisions fréquentiels du signal d entrée dont les signaux résultants, combinés entre eux, permettent de fournir toutes les fonctions d Hadamard. Par exemple, toutes les fonctions d Hadamard de la figure 3-3 peuvent être optenues en combinant les fonctions résultants de divisions fréquentiels par 2, 4 et 8 comme représenté dans la figure suivante : Figure 3-4 : Signaux résultant de divisions fréquentiels Simulation du générateur d Hadamard numérique Le résultat de la simulation sur Modelsim du code générique du générateur d Hadamard numérique pour N_hadamard = 8 est représenté à la figure 3-5. Figure 3-5 : 8 premières fonctions d Hadamard numériques Les fonctions d Hadamard logiques ainsi que leurs inverses correspondent bien aux résultats escomptés, représentés à la figure Synthèse du générateur d Hadamard numérique en portes logiques Le code VHDL du générateur d Hadamard numérique générique a été synthétisé au niveau porte logique à l aide du programme Synopsys Design Vision. 14/106

16 Le circuit réel nécessitera les 8 premières fonctions d Hadamard et devra pouvoir fonctionner jusqu à une fréquence maximum de 400 Mhz. A cette étape, nous avons synthétisé en portes logiques le générateur d Hadamard générique que nous avons développé avec une contrainte sur l horloge d entrée de 400 Mhz et ce pour un générateur capable de fournir les 4, 8 et 16 premières fonctions d Hadamard. Pour ce faire nous avons employé la technologie umc 0.18μ, fonctionnant avec une tension d alimentation de VDD = 1,8V, qui est celle utilisée par le circuit réel. Pour garantir le respect de la contrainte imposée sur le timing dans des conditions normales, le circuit a été testé avec des conditions ayant un effet particulièrement défavorable sur sa vitesse. Celles-ci correspondent à une température de 85 degrés Celsius et un voltage 10% inférieur à celui requis (c'est-à-dire égal à 1,62V). Ainsi, si la contrainte sur le chemin critique est respectée avec de telles conditions, une marge de sécurité est ajoutée lors du fonctionnement normal. Le schéma en blocs logiques élémentaires obtenu en synthétisant un générateur d Hadamard fournissant les 8 premières fonctions en technologie umc 0.18μ est donné à la figure suivante (les signaux rouges et oranges représentent respectivement les 8 fonctions d Hadamard et leurs complémentaires, le signal jaune : l horloge, le signal en noir foncé : le signal de reset barre et le signal violet : le chemin critique). Figure 3-6 : Générateur des 8 premières fonctions d Hadamard en blocs logiques élémentaires Dans le tableau suivant, nous avons regroupé les résultats concernant la surface, le timing, ainsi que la consommation de puissance pour un générateur fournissant les 4, les 8 et les 16 premières fonctions d Hadamard. 15/106

17 La surface est séparée en 3 parties : celle utilisée par la logique combinatoire, celle pour la logique non combinatoire ainsi qu une estimation de la surface des interconnections. Le timing est défini par le slack qui représente la marge entre le temps que met le signal le plus lent pour se propager de l entrée à la sortie (chemin critique) et le temps à disposition correspondant à une période du signal d horloge (2,5 ns dans notre cas, car l horloge fonctionne à 400 Mhz). Un slack positif signifie que la contrainte sur le timing est respectée. La puissance est subdivisée en 2 : celle servant au fonctionnement propre des blocs logiques élémentaires et celle utilisée pour le changement d état des lignes. Générateur Hadamard Surface Combinatoire (μm 2 ) Non Combinatoire (μm 2 ) Interconnections (μm 2 ) Total (μm 2 ) Timing (période = 2.5ns) Slack (ns) 0,92 0,15 0,04 Consommation Puissance interne (μw) Switch des lignes (μw) Total (μw) Figure 3-7 : Tableau comparatif pour diverses configurations du générateur d Hadamard Les simulations réalisées sur les générateurs d Hadamard synthétisés à 4, 8 et 16 fonctions fournissent des résultats semblables à ceux attendus. Lors de la synthèse, des délais estimés, représentant le temps de transition lors d un changement d état de la sortie et ce pour chaque porte logique et bascule, sont ajoutés par le simulateur provoquant ainsi un retard sur les signaux de sortie du générateur. La logique servant au calcul des fonctions d Hadamard étant différente pour chacune d entre elles, le temps de réponse sera donc différent pour chaque fonction, conduisant à l apparition de glitches durant la phase de transition des fonctions d Hadamard. Si l on excepte ce phénomène limité et purement transitoire, propre à tout circuit électronique, la forme des fonctions d Hadamard est en adéquation avec le résultat attendu. La figure 3-8 contient les résultats de simulation après synthèse du générateur d Hadamard à 8 fonctions. Figure 3-8 : 8 premières fonctions d Hadamard après synthèse en portes logiques 16/106

18 Placement et routage du générateur d Hadamard numérique La dernière étape à effectuer consiste à convertir le code du générateur d Hadamard numérique en un circuit final au niveau transistor importable dans l environnement Cadence et directement utilisable pour la réalisation d une puce électronique. Les librairies nécessaires à cette étape n étant pas encore disponibles pour le placementroutage en technologie umc 0.18μ, nous l avons réalisé en ams 0.35μ. Le principe demeure rigoureusement le même si l on excepte le fait que le circuit final sera vraisemblablement un peu moins rapide et un peu plus grand que celui dans le cas où la technologie umc 0.18μ aurait été utilisée. Pour cette étape, réalisée pour des générateurs d Hadamard à 4, 8 et 16 fonctions, nous avons utilisé le programme Cadence Encounter qui nous permet d obtenir le schéma final au niveau transistor d un générateur d Hadamard sur Cadence IC tout en nous fournissant des netlists utilisables pour effectuer des simulations sur Modelsim. Le layout pour un générateur fournissant les 8 premières fonctions d Hadamard et leurs complémentaires est le suivant : Sorties = Fonctions d Hadamard et leurs complémentaires VDD GND reset_barre clk_system Figure 3-9 : Layout générateur des 8 premières fonctions d Hadamard 17/106

19 Les données sur la taille et la consommation du circuit au niveau transistor ne nous sont pas réellement utiles, car la technologie utilisée est plus grande que celle du circuit réel. De plus, la technologie ams 0 35μ fonctionne avec une tension d alimentation de 3,3 V, alors que l umc 0.18μ est alimenté en 1,8 V. Les estimations de timing, de taille ainsi que de consommation de puissance réalisées dans le cas de la synthèse en portes logiques du point seront plus proches des valeurs réelles du générateur d Hadamard qui sera intégré dans le prototype du convertisseur complet de Walsh- Hadamard que les estimations pouvant être fournies dans cette partie (car la synthèse au niveau porte logique a été réalisée en technologie umc 0.18μ, ce qui n a pas été possible de faire pour le placement et routage). Le circuit au niveau transistor a été simulé sur Modelsim et produit des résultats identiques à ceux escomptés (phénomène transitoire durant la phase de transition résultant en des glitches dû aux temps de réponse différents des éléments fournissant les fonctions d Hadamard). Figure 3-10 : Fonctions d Hadamard après placement et routage 18/106

20 4. Bloc de modulation Cette partie a pour but d expliquer le principe de fonctionnement du bloc de modulation d un convertisseur A/D de Walsh-Hadamard à N canaux. Le modulateur possédera N canaux composés chacun des éléments suivants : Un mélangeur chargé de multiplier le signal d entrée par la fonction d Hadamard correspondant au numéro du canal-1. Un intégrateur prenant en entrée la sortie du mélangeur et devant être vidé périodiquement à chaque cycle (si chaque canal doit travailler à une fréquence de 100 Mhz, il faudra vider l intégrateur toutes les 10 ns). La sortie de l intégrateur sera ensuite envoyée dans le convertisseur A/D du canal correspondant pour y être échantillonnée et numérisée comme représenté à la figure 4-1. MODULATEUR Canal 1 du modulateur Canal 2 du modulateur Canal 3 du modulateur Canal 4 du modulateur Figure 4-1 : Schéma de principe d un convertisseur idéal de Walsh-Hadamard à 4 canaux Le modulateur, qui est un bloc analogique, a été réalisé au niveau transistor par G. Ding (pas encore tout à fait terminé). La modélisation VHDL-AMS se devra donc de posséder une structure identique à l implémentation physique, c'est-à-dire de disposer des mêmes entrées et sorties et devra être capable de simuler le comportement global sans pour autant modéliser toutes les imperfections liées à l implémentation physique réelle. Le convertisseur complet de Walsh-Hadamard pourra ainsi être simulé soit avec le bloc de modulation modélisé présenté dans cette partie, soit avec le modulateur réel au niveau transistor de G. Ding. La suite de ce chapitre est dédiée à l explication du principe de fonctionnement d un tel modulateur. 19/106

21 4.1. Structure d intégration L intégrateur de chaque canal est censé fonctionner continuellement et doit être vidé à chaque période du signal de contrôle des canaux. Physiquement, cela ne peut cependant pas être réalisé instantanément. Une solution consiste alors à remplacer l intégrateur par un système comprenant deux intégrateurs fonctionnant chacun à tour de rôle, suivi d un Sample&Hold à 2 entrées, chargé de sélectionner et de maintenir la valeur à appliquer à la sortie. Le schéma de principe de cette structure d intégration est donné ci-dessous : Sous-canal A Sous-canal B Figure 4-2 : Structure remplaçant l intégrateur Le principe de fonctionnement de cette structure est relativement simple et est représenté graphiquement à la figure 4-3. Cette dernière possède deux sous-canaux, pourvu tout deux d un intégrateur (sous-canal A et sous-canal B), qui sont utilisés alternativement, chacun durant la moitié de la période du signal d horloge pilotant le bloc de modulation. L entrée de la structure d intégration, nommée An_in, est relié à la sortie du mélangeur et correspond donc à la multiplication du signal d entrée du convertisseur de Walsh-Hadamard par une fonction d Hadamard dont l indice dépend du canal en question (fonction d Hadamard d indice i-1 pour le canal i). Cette valeur est appliquée alternativement (la moitié du temps) et périodiquement à l entrée de l intégrateur du sous-canal A, puis à celle du sous-canal B grâce aux signaux complémentaires de commande Int_A et Int_B. Lorsque An_in est appliquée à l entrée de l intégrateur A, l entrée de l intégrateur B est mise à zéro (et inversement) ce qui a pour effet de bloquer la valeur de sortie de cet intégrateur (par définition, lorsque l entrée d un intégrateur est nulle, sa sortie demeure constante). Dans notre système, lorsque le signal Int_A vaut 1, l entrée An_in multipliée par VDD (1,8 V) est appliquée à l entrée de l intégrateur du sous-canal A et l on dira que l intégrateur A est utilisé. Lorsque ce signal vaut 0, l entrée de l intégrateur A sera nulle de part la multiplication par 0 (VSS) et l intégrateur A ne sera alors plus utilisé (idem pour le canal B, excepté qu il répond au signal complémentaire Int_B). Durant la phase où l intégrateur d un sous-canal n est plus utilisé, la valeur de sortie de ce dernier pourra être appliquée à la sortie de la structure à l aide du Sample&Hold, puis l intégrateur de ce sous-canal pourra être vidé (remis à 0). 20/106

22 Pour garantir une intégration continuelle du signal d entrée de la structure, les signaux Int_A et Int_B se doivent d être complémentaires. De cette manière, l un des 2 intégrateurs sera en phase d intégration pendant que l autre pourra être échantillonné puis vidé. Les signaux smpl_a et smpl_b sont chargés de commander le Sample&Hold de sortie. A chaque flanc montant de smpl_a (respectivement smpl_b), la sortie de l intégrateur du souscanal A (B) sera appliquée à la sortie du bloc de modulation. Les signaux rst_a et rst_b, actifs au flanc montant, vident les intégrateurs des sous-canaux A, respectivement B. Chaque sous-canal de la structure d intégration pourra donc se trouver dans l une des 3 phases énumérées ci-dessous : 1. Phase d intégration : intégration du signal d entrée (lorsque Int_A (respectivement Int_B) vaut 1 ) 2. Phase d échantillonnage : échantillonnage et maintien de la valeur de sortie de l intégrateur sur la sortie du modulateur (lorsque smpl_a (smpl_b) = 1 ) 3. Phase de reset : remise à 0 de la valeur de sortie de l intégrateur (lorsque rst_a (rst_b) = 1 ). La figure 4-3 met en lumière les différentes phases et la forme des signaux de commande utilisés ainsi que les entrées et sorties de la structure d intégration et des 2 intégrateurs. Période d un cycle de l horloge des canaux Intégration A S&H A Rst A Intégration A S&H B Rst B Intégration B S&H B Rst B Figure 4-3 : Phases de la structure d intégration 21/106

23 Comme nous l avons fait remarquer dans la 1 ère partie de ce rapport, l utilisation de N canaux en parallèle nous permet de travailler, pour chaque canal, avec une fréquence N fois inférieure à celle du système global. La structure d intégration aura donc à une fréquence de travail valant f système /N. Etant donné que cette dernière est composée de 2 sous-canaux en parallèle (sous-canal A et sous-canal B), la fréquence de chaque sous-canal pourra donc être 2 fois plus faible que celle de la structure d intégration complète et vaudra par conséquent f système /(2*N). En introduisant la valeur Nbr_bitstocodechannels représentant le nombre de bits nécessaires à la différenciation des divers canaux (1 pour 2 canaux, 2 pour 3 et 4 canaux, 3 pour 5 à 8 canaux, ), la fréquence de travail de chaque sous-canal de la structure d intégration sera la suivante (remplacement de N par 2 Nbr_bitstocodechannels ) : f système /(2*2 Nbr_bitstocodechannels ) = f système /(2 Nbr_bitstocodechannels+1 ). Ainsi, le signal Int_A est un signal carré de fréquence f système /(2 Nbr_bitstocodechannels+1 ) et le signal Int_B, son complémentaire. Le signal smpl_a a une fréquence semblable mais n est actif que durant ⅛ de la période, le signal rst_a possédant la même forme mais décalé temporellement d ⅛ de période. Les signaux smpl_b et rst_b ont une forme semblable à smpl_a et rst_a, mais décalés temporellement d une demi période. La prochaine étape, décrite au point suivant, consiste à créer ces signaux de commande à partir des fonctions d Hadamard fournit par le générateur d Hadamard. 22/106

24 4.2. Génération des signaux de commande La vue symbolique Cadence du générateur des signaux de commande du bloc de modulation (phase _generator) dans le cas où Nbr_bitstocodechannels = 2 (3 ou 4 canaux) est donnée cidessous :.Figure 4-4 : Générateur des signaux de commande pour le cas Nbr_bitstocodechannels = 2 (3 ou 4 canaux) L horloge d entrée du générateur d Hadamard correspondra à l horloge du système oscillant à une fréquence f système. Comme expliqué dans la partie des annexes techniques (chapitre 11) consacrée au générateur d Hadamard, les fonctions d Hadamard d indice 2 i sont simplement des signaux carrés oscillant à une fréquence f système /2 i+1 (cf. figure 3-3). En utilisant cette propriété, il est aisé d obtenir la correspondance entre les fonctions d Hadamard et les signaux Int_A et Int_B qui sont simplement égaux à la fonction d Hadamard, respectivement sa fonction complémentaire, d indice 2 Nbr_bitstocodechannels. Les signaux de reset des intégrateurs ainsi que ceux pilotant le Sample&Hold de sortie ont la même fréquence, mais sont actifs seulement durant ⅛ de période comme représenté à la figure 4-3. Pour construire ces fonctions, il nous faut utiliser 3 fonctions carrées : la première identique à celle du signal Int A (fréquence = f système /(2 Nbr_bitstocodechannels+1 ), la seconde aillant une fréquence double et la dernière, une fréquence quatre fois plus élevée. 23/106

25 Ces fonctions correspondent, pour un système à plus de deux canaux, aux fonctions d Hadamard d ordre 2 Nbr_bitstocodechannels, 2 Nbr_bitstocodechannels-1 et 2 Nbr_bitstocodechannels-2. Pour le cas à deux canaux (Nbr_bitstocodechannels = 1), la fonction d Hadamard d indice 2 Nbr_bitstocodechannels-2 n existe pas. La fonction carrée oscillant à une fréquence quatre fois supérieure à f système /(2 Nbr_bitstocodechannels+1 ) est simplement le signal d horloge du système (4*f système /(2 Nbr_bitstocodechannels+1 ) = f système ) appliqué à l entrée du générateur d Hadamard. Tous les signaux de commande du bloc de modulation peuvent donc être construits en combinant les fonctions f 1, f 2 et f 3 selon les formules données dans le tableau ci-dessous (où f 1 = fonction d Hadamard d indice 2 Nbr_bitstocodechannels, f 2 = fonction d Hadamard d indice 2 Nbr_bitstocodechannels-1 et f 3 = fonction d Hadamard d indice 2 Nbr_bitstocodechannels-2 ou horloge du système pour le cas à 2 canaux). Int _ A = Smpl _ A = f f 1 1 and f 2 and f 3 // // Int _ B = Smpl _ B = f f 1 1 and f 2 and f 3 Rst _ A = f 1 and f 2 and f 3 // Rst _ B = f 1 and f 2 and f 3 Les signaux construits en utilisant les formules ci-dessus sont représentés graphiquement dans la figure 4-5 et peuvent être comparés avec ceux de la figure 4-3.Figure 4-5 : Construction des signaux de contrôle du bloc de modulation 24/106

26 4.3. Gain et retard du bloc de modulation Le bloc de modulation induit une importante différence d amplitude entre les signaux d entrée et ceux de sortie. Cette atténuation est due au fait que les intégrateurs ne fonctionnent que durant un temps relativement court (correspondant à une demi période des signaux Int pulsant à 2 Nbr_bitstocodechannels+1 /f système ) avant d être vidés. En conséquence, un signal d amplitude élevé à l entrée n entraîne qu une faible variation à la sortie. Un gain, interne à la structure, va être ajouté dans le bloc de modulation pour compenser cette différence et coïncider ainsi avec les caractéristiques du circuit réel. Pour pouvoir calculer la valeur de ce dernier, il va falloir avant tout déterminer mathématiquement le gain du modulateur. Pour ce faire, nous allons calculer la valeur obtenue à la sortie du bloc de modulation en y appliquant, à l entrée, une constante IN. Cette valeur est multipliée par VDD durant un temps égal à période_canal/2, puis par VSS (= 0V dans notre cas) durant la deuxième moitié de période_canal. Elle est ensuite intégrée et appliquée à la sortie. Mathématiquement, cela peut être traduit par l équation suivante : OUT = = période_ canal / 2 t= 0 période_ canal / 2 t= 0 IN * VDD* dt IN * VDD* dt + période_ canal IN * VSS * dt t= période_ canal / 2 période_ canal = IN * VDD* 2 Le gain du système, défini comme le rapport entre l amplitude de sortie et celle d entrée, vaut alors : OUT VDD * période _ canal GAIN = = IN 2 Comme nous l avons mentionné au point 4.1, la fréquence de travail de chaque canal vaut f système /2 Nbr_bitstocodechannels+1 ce qui signifie que la période de chaque canal est de 2 Nbr_bitstocodechannels+1 /f système secondes. En remplaçant cette valeur dans l équation précédente, il vient : GAIN = VDD Nbr_bitsto * 2 f système codechanne ls Le modulateur réel a été dimensionné de manière à obtenir un gain valant 1,5 pour un système à 2 canaux travaillant à une fréquence de 200 Mhz avec une tension d alimentation de 1,8V. 25/106

27 En introduisant ces valeurs dans l équation précédente, un gain de 1,8*10-8 est obtenu. Un gain interne au modulateur modélisé doit donc être ajouté pour que ses caractéristiques correspondent à celles du modulateur réel. Ce gain interne vaut 8,34*10 7 (1,5/1,8*10-8 ). Ainsi, pour un système à 2 canaux, à une fréquence de 200 Mhz et avec une tension de 1,8V, le modèle du modulateur aura un gain de 1,5 ce qui coïncide avec le cas réel. En tenant compte de ce gain interne, le gain total du modulateur pourra être obtenu grâce à la formule suivante : GAIN mod ulateur VDD * 2 = 83,4 * Nbr_bitstocodechannels f système où f clk est en Mhz Le bloc de modulation provoque également un décalage temporel entre le signal d entrée et le signal de sortie qui équivaut à une période de l horloge commandant les canaux. Cette horloge oscillant à f système /2 Nbr_bitstocodechannels, la latence engendrée par le bloc de modulation vaudra donc : Décalage temporel _ mod ulateur 2 = Nbr_bitstocodechannels f système μs où f clk est en Mhz En conséquence, plus la fréquence de l horloge du système augmente, plus le gain et la latence du bloc de modulation diminuent. En revanche, augmenter le nombre de canaux équivaut à augmenter ces deux valeurs. Ce phénomène peut être observé dans les résultats de simulation du système complet donnés aux figures 7-9 et /106

28 4.4. Adaptation à un système différentiel Le modulateur analogique développé par G. Ding est un bloc possédant des entrées et des sorties différentielles. Le modèle VHDL-AMS se devra donc de travailler avec des entrées et des sorties différentielles. Pour ce faire, nous avons tout simplement ajouté un bloc d entrée chargé de convertir les deux entrées différentielles en un seul signal non différentiel (signal nondiff = entrée + - entrée - ). Ce faisant, la tension de mode commun est supprimée et l amplitude du signal double par rapport à celle de l une des entrées différentielles comme représenté à la figure 4-6 dans le cas d entrées différentielles de forme triangulaire. Figure 4-6 : Conversion des entrées différentielles en entrée non différentielle L entrée en mode non différentiel aura donc la même forme que l entrée différentielle positive, mais avec une amplitude double. La modulation sera alors réalisée sur cette entrée, fournissant ainsi une sortie non différentielle. La sortie différentielle positive est reconstituée en additionnant la moitié de cette valeur à la tension de mode commun, tandis que la sortie différentielle négative résulte de la soustraction de la moitié de cette valeur à la tension de mode commun. Il convient de relever que le système réel impose une limitation sur la plage de fonctionnement de sortie des intégrateurs qui va être limitée à une valeur de sortie en non différentielle comprise entre -750 mv et +750 mv. L amplitude pour chaque sortie différentielle se situera donc dans une plage de 375 mv autour de la tension de mode commun Vcm valant 900 mv dans le cas du système réel (525 mv valeurs de sortie différentielle du modulateur 1,275 V). 27/106

29 5. Bloc ADC Dans ce travail, le convertisseur de chaque canal a été modélisé par un pipeline non idéal, écrit en VHDL-AMS, développé par le professeur A.Vachoux et adapté à notre système. Ce convertisseur travaillera sur 10 bits et présentera la possibilité d inclure des effets non idéaux standards sur les convertisseurs flash de chaque étage (en ajoutant soit un offset sur la tension threshold de référence, soit une hystérèse) ainsi que sur les Sample&Hold (en filtrant les échantillons grâce à un filtre passe-bas du second ordre). Il sera également pourvu d un système de redondance digital permettant de limiter l influence d une erreur sur un étage du pipeline. La conversion A/D pipeline réside sur le principe de séparation du circuit en plusieurs étages, chacun réalisant une partie de la conversion globale. Le schéma de principe est donné à la figure suivante, chaque étage fournissant une valeur au suivant ainsi que des bits qui donneront, après décodage, le mot de sortie : Figure 5-1 : Schéma de principe d un ADC pipeline Les principaux avantages d une telle configuration sont les suivants : 1) Le pipeline nous permet d atteindre de hautes résolutions pour le système global (10 bits dans notre cas, mais peut être facilement supérieur à 15 bits) tout en utilisant des systèmes de conversion relativement simples et travaillant sur un faible nombre de bits pour chaque étage (1,5 bits dans notre cas). 2) Les différents étages effectuent les opérations de façon concurrente résultant en un taux de sortie supérieur à celui obtenu en utilisant un convertisseur devant effectuer toutes les opérations en même temps (typiquement 100 Msamples/s pour une résolution sur 10 bits). Le principal inconvénient de ce type de convertisseur réside dans la latence engendrée par les registres séparant les divers étages. Dans la suite de ce chapitre, nous allons décrire les principaux blocs constituant cet élément. 28/106

30 5.1. Etage pipeline Chaque étage du pipeline génère 2 bits de sortie D n, D n-1 qui, après recombinaison avec ceux provenant des autres étages par le décodeur, fournissent le mot de sortie de l ADC. Parallèlement, l étage produit une valeur résidu Vout qui sera envoyée à l étage suivant pour réaliser la suite de la conversion globale. Le schéma de principe d un étage du pipeline est donné ci-dessous : Figure 5-2 : Etage pipeline Le convertisseur A/D 2 bits de chaque étage pipeline est un convertisseur flash composé de 2 comparateurs dont les tensions de basculement valent : V th1,2 = ± V ref /4 (en admettant que l ADC pipeline ait une dynamique comprise entre ± V ref ). L entrée Vin pouvant être comprise entre ± V ref, la sortie de cet élément pourra donc prendre 3 valeurs distinctes : - 00 si Vin < -V ref /4-01 si -V ref /4 < Vin < V ref /4-11 si V ref /4 < Vin Ces 3 valeurs correspondent à un code thermométrique (le LSB vaut forcément 1 si le MSB est égal à 1 ) qu il convient de convertir en code binaire 00, 01 et 10, en utilisant le bloc nommé th2bin, pour obtenir les 2 bits de sortie de l étage pipeline. Etant donné que seul trois des quatre valeurs binaires pouvant être codés sur 2 bits peuvent être effectivement obtenues à la sortie, les étages pipelines seront appelés étages 1,5 bits. Le code binaire de sortie vaudra donc : - D n D n-1 = 00 si Vin < -V ref /4 - D n D n-1 = 01 si -V ref /4 < Vin < V ref /4 - D n D n-1 = 10 si V ref /4 < Vin Pour obtenir la valeur résidue, qui sera envoyée à l étage suivant, le code thermométrique est reconverti en analogique à travers un convertisseur D/A à trois niveaux (sortie = -V ref si le code thermométrique vaut 00, 0 s il vaut 01 et V ref s il est égal à 11 ). Cette valeur est ensuite divisée par 2 puis soustraite au signal d entrée avant d être multipliée par 2 et d être échantillonnée par un Sample&Hold comme représenté à la figure /106

31 La relation liant la valeur de résidu Vout à la valeur d entrée ainsi qu aux 2 bits de sortie D n et D n-1 pour un étage donné est la suivante : - Vout = 2*Vin + V ref si D n D n-1 = 00 - Vout = 2*Vin si D n D n-1 = 01 - Vout = 2*Vin - V ref si D n D n-1 = 10 Ces trois cas peuvent être remplacés de façon équivalente par une seule formule : Vout = * V 2 * Vin + Dn * Dn 1 * Vref Dn * Dn 1 ref Les valeurs de sorties (les 2 bits et le résidu) peuvent être déduits directement de cette formule en sachant que les seuils pour les comparateurs sont fixés à ± V ref /4 comme représenté graphiquement à la figure 5-3. Figure 5-3 : Bits de sortie et valeur résidu d un étage donné en fonction de sa tension d entrée 30/106

32 5.2. Décodeur Chaque étage du pipeline nous fournit 2 bits devant être recombinés entre eux afin d obtenir le mot de sortie de l ADC. Le décodage se fera en 2 étapes. Premièrement, vu que chaque étage est synchrone, il faudra introduire un banc de registres de manière à ce que les bits de sortie de tous les étages correspondent au même mot d entrée de l ADC. Deuxièmement, comme l ADC dispose d un système de correction d erreur reposant sur le concept de redondance, il faudra recombiner les bits de manière à obtenir le mot de sortie Banc de registres Le résidu de chaque étage étant fournit comme entrée à l étage suivant à chaque flanc montant de l horloge, un mot donné à l entrée du système ne parviendra à l étage i qu après un nombre i-1 de coup d horloge. Il faudra donc retarder chaque étage de manière inversement proportionnelle (les étages d indice élevés devront être moins retardés que ceux ayant un indice faible) de façon à ce que tous les bits de sortie fournis par les étages correspondent au même mot d entrée. Le schéma de principe du banc de registres pour le cas d un convertisseur ADC à 9 étages (10 bits) est donné à la figure 5-4 et sera toujours en forme de triangle rectangle, quelque soit le nombre d étages considérés. Figure 5-4 : Banc de registres Ainsi les bits sortant du banc de registres correspondent tous au même mot d entrée, le nombre de coup d horloge entre entrée et sortie étant, pour chaque étage, égal au nombre d étage /106

33 Additionneur à redondance Comme nous l avons mentionné précédemment, les différents étages fournissent des bits redondants servant à la correction d une éventuelle erreur pouvant se produire notamment sur l un des seuils des convertisseurs flash. Le deuxième bloc sert donc à recombiner les bits de sortie redondants du banc de registre afin de reconstituer le mot de sortie du convertisseur. Il sera composé d additionneurs 2 bits à retenue dont la table de vérité est explicitée ci-dessous. Figure 5-5 : Additionneur 2 bits à retenue Le MSB fournit par chaque étage (sauf le premier) est combiné avec le LSB de l étage suivant au moyen d un additionneur de ce type, la retenue se propageant d additionneurs en additionneurs. En utilisant ce système, illustré à la figure 5-6 pour le cas à 9 étages (donc 18 bits à la sortie du banc de registres), la sortie équivaudra à un mot d une longueur égale au nombre d étages pipelines + 1, donc 10 dans ce cas de figure. Figure 5-6 : Schéma de principe du décodeur 32/106