BOUCLE A VERROUILLAGE DE PHASE

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1 1 rien BOUCLE A VERROUILLAGE DE PHASE 1. Objectifs généraux Étude des différents éléments constituant une boucle à verrouillage de phase ou PLL (Phase Locked Loop) et d'une de ses applications, la synthèse de fréquence. 2. Dispositifs à étudier Le circuit intégré choisi pour cette étude est le 4046 de la famille CMOS. Ce circuit comprend tous les éléments nécessaires à la réalisation d une PLL, à l exception des composants R et C du filtre de boucle et du VCO. Ce travail permettra d étudier les dispositifs suivants : - Le détecteur de phase à porte XOR. - Le détecteur de phase/fréquence à logique séquentielle et sortie à trois états. - L'oscillateur RC contrôlé en tension ou VCO (Voltage Controlled Oscillator). - Le filtre passe-bas. - La PLL en boucle fermée. - La multiplication de fréquence et la synthèse de fréquence à PLL. 3. Bibliographie [1] Circuits et systèmes électroniques, Prof. M. Declercq [2] Data sheets du HEF4046 et du MC14046 en annexe [3] Boucles à verrouillage de phase, M. Girard, éd. McGraw-Hill. Extrait en annexe 4. Schéma bloc d'une PLL ωin 1/p φin + ϕ VD = KD * φε F(p) V0 - φ0 1/p ω0 = K0 V0 VCO ω0

2 2 5. Le détecteur de phase Nous allons étudier les deux détecteurs de phase du circuit 4046 [1]. Le détecteur de phase 1 est une simple porte OU Exclusif. Le détecteur de phase 2 est un circuit logique séquentiel sensible aux flancs montants des deux signaux d'entrée. Il peut couvrir une phase de 2π à +2π. 5.1 Déphaseur réglable Pour relever la caractéristique de transfert du comparateur de phase 2, il faut un circuit permettant de réaliser un déphasage ajustable de 2π et +2π entre deux signaux logiques. A cause de la nature séquentielle du comparateur de phase, les deux signaux doivent être exempts de tout parasite ou discontinuité de phase sur toute la plage de variation du déphasage. Le schéma ci-dessous montre une solution possible. A = FIN = PCAIN* FIN SCK D CK Q D CK Q N étages D CK Q D CK Q BOUT * si PPIN n'est pas connecté Avec un registre à décalage de N bits, un signal binaire A de fréquence fin fixe et une horloge à fck = N fin/2, le signal B correspond au signal A retardé exactement de deux périodes, donc en phase avec A. Si fck varie entre N fin et N fin/3, le déphasage entre A et B varie de 2π à +2π. Toutefois, comme le signal A et l horloge ne sont pas synchrones le déphasage entre A et B est perturbé par un jitter de phase ø = 2πfin/fCK. 5.2 Les comparateurs de phase du 4046 PC1OUT 4046 PLL VDD VDD PCAIN PCBIN Logique séquentielle PC2OUT PC2TL R R La connexion temporaire de PC2OUT sur PC2TL n est qu un artifice de mesure pour l étude du comparateur de phase 2. Il permet de fixer le potentiel de cette sortie à VDD/2 lorsqu elle est dans l état haute impédance.

3 3 5.3 Données - Comparateurs de phase : PC1 et PC2 du HEF4046 avec VDD = 5 V - R = 10 kω - Signal FIN : signal logique 5 V, fin = 1250 Hz, rapport cyclique = 50% 5.4 Prévisions théoriques Esquisser les signaux PCAIN, PCBIN, PC1OUT et PC2OUT pour un déphasage φε = ±nπ/4 (n = 0, 1, 2, 3, 4). Dans chaque cas calculer la valeur moyenne V0 de la tension de sortie Esquisser la caractéristique V0 = f(φε) pour 2π φε +2π Quelle est l influence du rapport cyclique des signaux PCAIN et PCBIN? 5.5 Mesures Observer à l oscilloscope la tension de sortie des deux comparateurs de phase lorsque φε varie de 3π à +3π Mesurer la tension de sortie moyenne avec un voltmètre DC et tracer la caractéristique de cette tension moyenne en fonction du déphasage Déterminer le gain KD de chaque détecteur de phase Appliquer aux entrées FIN=PCAIN et PCBIN deux signaux logiques de fréquences légèrement différentes et observer le signal à la sortie des comparateurs de phase. Commenter. 6. Le VCO (Voltage Controlled Oscillator) Les oscillateurs contrôlés en tension sont des convertisseurs tension-fréquence. Le VCO du circuit 4046 est une bascule astable dont la fréquence d'oscillation est déterminée par la tension d entrée ainsi que deux résistances et une capacité. 6.1 Schéma de principe VOIN VCOin 4046 PLL VCOout 4 FOUT V0 R1 R2 C1A C1B Gnd RT1 RT2 CT

4 4 6.2 Données - VCO: VCO du circuit CMOS HEF4046 avec VDD = 5 V - f0 = 10 khz - f = ± 4 khz autour de f0 6.3 Prévisions théoriques En utilisant les indications de la notice du HEF4046, déterminer R1, R2, C de façon à obtenir la fréquence centrale et l'excursion de fréquence demandée. 6.4 Mesures Placer les éléments calculés ci-dessus en RT1, RT2, CT Appliquer une tension à l'entrée VOIN de 0 à 5 V et mesurer la fréquence sur la sortie FOUT. Si nécessaire, modifier RT1 et RT2 pour couvrir la plage de fréquence demandée. Relever la caractéristique fout = f(vo). Discuter ce résultat Calculer le gain K0 du VCO. 7. Le filtre passe-bas Les boucles à verrouillages de phase les plus courantes sont d ordre 2 et utilisent un filtre du premier ordre. 7.1 Schémas de principe R2 In R1 R2 Out In R1 C (-1) Out C 7.2 Étude théorique Filtre 1 Filtre Etablir l expression analytique de la fonction de transfert et esquisser le diagramme de bode des deux filtres ci-dessus.

5 5 8. Comportement en boucle fermée Étude de la stabilité, du comportement transitoire et des domaines de capture et de verrouillage du système en boucle fermée. 8.1 Schéma de principe d une PLL avec le circuit 4046 FIN = * PCAIN PCBIN FOUT PCAin PCBin VCOout 4046 PLL VCOin PC1Out PC2Out VOIN PC1OUT PC2OUT F1OUT F2OUT R1F2 R1F1 * si PPIN n'est pas connecté R1 R2 C1A C1B Gnd R2F2 R2F1 RT1 RT2 CT CF2 CF1 8.2 Données - PLL : circuit CMOS HEF4046 avec VDD = 5 V - FIN : signal logique 5 V 6 khz fin 14 khz rapport cyclique 50% - Largeur de bande : Bn = 500 Hz - Facteur de qualité : Q = Prévisions théoriques La PLL avec le comparateur de phase 1 et le filtre 1 passif représenté se comporte effectivement comme décrit dans la notice du circuit MC La PLL utilisant le comparateur de phase 2, avec son circuit de sortie trois état, branché à un filtre passif comme ci-dessus, se comporte plutôt comme une boucle avec filtre 2 intégrateur (voir réf [3]) Dimensionner les éléments des deux filtres pour obtenir la largeur de bande et l amortissement désirés (un filtre pour chaque comparateur de phase). 8.4 Mesures Faire les mêmes mesures pour les deux comparateurs de phase avec, pour chacun, le filtre qui leur convient. Pour éviter de perturber la boucle en déchargeant CF2 à travers le dispositif de mesure de V0, utiliser une sonde haute impédance.

6 Faire varier la fréquence de consigne fin et observer les signaux aux entrées du comparateur de phase. Observer en particulier le déphasage. Observer également le signal à la sortie du filtre de boucle. Commenter Mesurer, en faisant varier la fréquence de consigne fin, les domaines de capture et de verrouillage. Commenter Pour étudier la réponse à un saut de fréquence, moduler la fréquence de consigne fin par un signal carré à 50 Hz. La variation de fréquence fin doit rester dans le domaine de verrouillage. Observer le signal V0 pour différentes valeurs de fin Commenter Essayer de verrouiller la PLL sur un multiple ou un sous-multiple entier de la fréquence normale de fonctionnement. Commenter Avec le montage ci-dessous, inclus sur la plaque d'expérimentation, introduire dans le signal de consigne une perturbation sous forme d une brève impulsion binaire (0-5V) n ayant aucune relation de phase avec le signal de consigne. Etudier le comportement de la PLL en présence de ce bruit. FIN PPIN PCAIN parasité Lorsque PPIN est en l'air, un résistance "pull-down" sur le circuit imprimé met l'entrée à 0, et donc PCAIN = FIN

7 7 9. Application : Multiplication et synthèse de fréquence La multiplication ou synthèse de fréquence est une des applications courantes de la boucle à verrouillage de phase. Il existe de nombreuses variantes de schémas (voir référence [2]), mais le principe de base est toujours celui décrit dans le schéma ci-dessous. ωref M ωin 1/p Øin VD = KD ØE V0 F(p) + Ø0 1/p ω0 N VCO ωout Lorsque la boucle est verrouillée: ω0 = ωin => ωout N = ωref M => ωout = N M ωref Par rapport à la boucle simple étudiée précédemment, seul change le facteur K0 qui doit inclure le VCO et le diviseur par N. Le comportement de la boucle est alors fonction de N. Dans un synthétiseur de fréquence fref et M sont en général fixés de façon à obtenir une résolution donnée et N est programmable entre deux valeurs correspondant aux fréquences extrèmes de sortie désirées. La plage de variation possible de N est limitée par le domaine de verrouillage et les exigences d amortissement de la boucle. 9.1 Schéma de principe du circuit expérimental FOUT:N TC :13/12 FOUT FIN = * PCAIN bit counter PCBIN CP0 P0 * si PPIN n'est pas connecté RT1 PCAin PCBin VCOout RT PLL R1 R2 C1A C1B CT PC2out VCOin Gnd PC2OUT R1F2 VOIN R2F2 CF2 C'F2 La capacité optionnelle CF2 permet d'ajouter un pôle supplémentaire au filtre et donc de réaliser une boucle d'ordre 3.

8 8 9.2 Données - PLL : circuit CMOS HEF4046 avec VDD = 5 V - FIN = fref = 10 khz - M = 1 - N = 12 ou 13 (4 Bit Binary Programmable Down Counter 4526) - Q Qoptimum - Temps de stabilisation de la boucle ts 5 ms 9.3 Prévisions théoriques Déterminer les composants RT1, RT2 et CT pour obtenir la fréquence de sortie désirée avec une bonne marge de sécurité pour la plage de verrouillage. Dimensionner le filtre pour réaliser une PLL d'ordre 2 avec le temps d établissement et l amortissement spécifiés. 9.4 Mesures Observer à l oscilloscope les signaux PCAIN, PCBIN, FOUT et VOIN. Pour éviter de perturber la boucle en déchargeant CF2 à travers le dispositif de mesure de V0, utiliser une sonde haute impédance Mesurer le temps d établissement lors d une variation de N de 12 à Observer en détail le spectre du signal de sortie FOUT autour de la fréquence désirée. Commenter Proposer une solution pour améliorer la pureté spectrale de la sortie. Expérimenter et commenter.