5. Les circuits spécifiques a une application

Transcription

1 5. Les circuits spécifiques a une application 5. Introduction Il existe une loi empirique, appelée loi de Moore, qui dit que la densité d intégration dans les circuits intégrés numériques à base de silicium double tous les 8 à 24 mois. Cette loi s est révélée remarquablement exacte jusqu'à ce jour. Durant les années 60, au début de l'ère des circuits intégrés numériques, les fonctions logiques telles que les portes, les registres, les compteurs et les ALU, étaient disponibles en circuit TTL. On parlait de composants SSI (Small Scale Integration) ou MSI (Medium Scale Integration) pour un tel niveau d'intégration. Dans les années 70, le nombre de transistors intégrés sur une puce de silicium augmentait régulièrement. Les fabricants mettaient sur le marché des composants LSI (Large Scale Integration) de plus en plus spécialisés. Par exemple, le circuit 74LS275 contenait 3 multiplieurs de type Wallace. Ce genre de circuit n'était pas utilisable dans la majorité des applications. Cette spécialisation des boîtiers segmentait donc le marché des circuits intégrés et il devenait difficile de fabriquer des grandes séries. De plus, les coûts de fabrication et de conception augmentaient avec le nombre de transistors. Pour toutes ces raisons, les catalogues de composants logiques standards (série 74xx) se sont limités au niveau LSI. Pour tirer avantage des nouvelles structures VLSI (Very Large Scale Integration), les fabricants développèrent trois nouvelles familles : Les microprocesseurs et les mémoires RAM et ROM : les microprocesseurs et les circuits mémoires sont attrayants pour les fabricants. Composants de base pour les systèmes informatiques, ils sont produits en très grandes séries. Les circuits programmables sur site : n'importe quelle fonction logique, combinatoire ou séquentielle, avec un nombre fixe d'entrées et de sorties, peut être implantée dans ces circuits. A partir de cette simple idée, plusieurs variantes d'architecture ont été développées (PAL, EPLD, FPGA, ). Les ASIC programmés chez le fondeur : le circuit est conçu d'un point de vue logiciel par l'utilisateur, puis il est réalisé par le fondeur. A l'heure actuelle, la majorité des circuits numériques est issue de ces trois familles. Cependant, le catalogue standard (famille 74xx) est toujours utilisé. 243

2 Plus simplement, on peut distinguer deux catégories de circuits intégrés : les circuits standards et les circuits spécifiques à une application : Les circuits standards se justifient pour de grandes quantités : microprocesseurs, contrôleurs, mémoires, Les circuits spécifiques sont destinés à réaliser une ou un ensemble de fonctions dans un système bien particulier. La figure suivante représente une classification des circuits intégrés numériques. CIRCUIT STANDARD conçu et réalisé par le fabricant Circuit spécifique à l'application ASIC Full-custom Semi-custom PLD Circuit à la demande Circuit à base de cellules Circuit prédiffusé Circuit programmable Circuit compilé Circuit précaractérisé Réseau mer de portes Réseau prédiffusé classique FPGA PROM PLA PAL EPLD ou CPLD Dans la littérature, le terme ASIC (Application Specific Integrated Circuit) est employé pour décrire l ensemble des circuits spécifiques à une application. Or, dans le langage courant, le terme ASIC est presque toujours utilisé pour décrire les circuits réalisés chez un fondeur. On désigne, par le terme générique PLD (Programmable logic Device), l ensemble des circuits programmables par l utilisateur. 244

3 Parmi les circuits numériques spécifiques à une application, il faut distinguer deux familles : les circuits conçus à partir d une puce de silicium "vierge" (Full-custom), les circuits où des cellules standards sont déjà implantées sur la puce de silicium (Semicustom). Dans le premier groupe, les circuits appelés "Full custom", on trouve les circuits à la demande et ceux à base de cellules. Le fondeur réalise l'ensemble des masques de fabrication. Dans le second groupe, les circuits appelés "Semi-custom", on trouve les circuits prédiffusés et les circuits programmables. Les cellules standards, déjà implantées sur la puce de silicium, doivent être interconnectées les unes avec les autres. Cette phase de routage est réalisée, soit par masquage chez le fondeur (prédiffusé), soit par programmation. Avant d aborder le détail de la classification des circuits numériques spécifiques à une application, un aperçu est donné sur les méthodes de réalisation des interconnexions pour les circuits "Semi-custom". 5.2 Technologie utilisée pour les interconnexions Les cellules standards implantées dans les circuits "Semi-custom" vont de la simple porte jusqu'à une structure complexe utilisant un grand nombre de transistors. Il existe deux manières d interconnecter ces cellules :. Dans les ASIC, les lignes d interconnexions sont crées par masque (fondeur). 2. Dans les PLD, les lignes d interconnexions existent déjà dans le circuit (généralement sous forme de lignes et de colonnes traversant le composant). Il ne reste donc plus qu à réaliser les bonnes liaisons pour réaliser le chemin voulu afin de relier les cellules logiques. Ces liaisons peuvent se faire : par anti-fusible, par cellule mémoire : fusible, EPROM, EEPROM, flash EPROM et SRAM Interconnexion par masque Le fondeur réalise les interconnexions des circuits prédiffusés par métallisation en créant le ou les derniers masques de fabrication Interconnexion par anti-fusible Avec cette technique, c'est l'opération inverse du fusible qui est réalisée. On ne coupe pas une liaison, mais on l'établit. L'anti-fusible isole deux lignes métalliques placées sur deux niveaux différents grâce à une fine couche d'oxyde de silicium. Si on applique une impulsion élevée 245

4 ( 2V) calibrée en temps (moins de 5 ms), la couche d'oxyde est trouée et les deux lignes se retrouvent en contact. La résistance entre les deux lignes passe alors de 00 MΩ à 00Ω. L anti-fusible occupe une faible surface de silicium mais comme pour la technique du fusible, le boîtier n'est programmable qu'une seule fois par l'utilisateur Interconnexion par cellule mémoire La liaison entre les deux lignes peut être effectuée avec les cellules mémoires courantes (à l exception de la cellule DRAM). On trouve donc des PLD basés sur les technologies fusibles, EPROM, E 2 PROM, flash EEPROM et SRAM. Mais en fait, les trois technologies les plus utilisées aujourd hui pour réaliser des PAL, des EPLD et des FPGA sont l EEPROM (flash ou non), la SRAM et l anti-fusible. 5.3 Les circuits full custom Les circuits intégrés appelés full-custom ont comme particularité de posséder une architecture dédiée à chaque application et sont donc complètement définis par les concepteurs. La fabrication nécessite la définition de l'ensemble des masques pour la réalisation. Les temps de fabrication de ces masques et de production des circuits sont de ce fait assez long. Ces circuits sont ainsi appropriés pour des séries moyennes ou grandes. L'avantage du circuit full-custom réside dans la possibilité d'avoir un circuit ayant les fonctionnalités strictement nécessaires à la réalisation des objectifs de l'application. Parmi les circuits full-custom, on distingue : les circuits à la demande, les circuits à base de cellules. 246

5 5.3. Les circuits à la demande Ces circuits sont directement conçus et fabriqués par les fondeurs. Ils sont spécifiques car ils répondent à l'expression d'un besoin pour une application particulière. Le demandeur utilise le fondeur comme un sous-traitant pour la conception et la réalisation et n'intervient que pour exprimer le besoin. Ces circuits spécifiques utilisent au mieux la puce de silicium. Chaque circuit conçu et fabriqué de cette manière doit être produit en très grande quantité pour amortir les coûts de conception Les circuits à base de cellules Les circuits à base de cellules (CBIC : Cell Based Integrated Circuit) permettent des complexités d'intégration allant jusqu'au million de portes. Dans cette catégorie de circuits, on distingue les circuits à base de cellules précaractérisées et les circuits à base de cellules compilées les cellules précaractérisées Les cellules précaractérisées sont des entités logiques plus ou moins complexes. Il peut s'agir de cellules de base (portes, bascules, etc.) mais aussi de cellules mémoires (ROM, RAM) ou encore de sous-systèmes numériques complexes (UART, coeur de microprocesseur, PLA,...). Toutes ces cellules ont été implantées et caractérisées au niveau physique (d'où la notion de cellules précaractérisées) par le fondeur. La fonctionnalité globale de l'application à réaliser s'obtient en choisissant les cellules appropriées dans une bibliothèque fournie par le fondeur. Sur le plan topologique, 2 types de cellules précaractérisées existent : les cellules de hauteur fixe et de largeur variable, les cellules de hauteur et de largeur variables. Dans le premier cas, l'association des cellules permet de définir des canaux pour les interconnexions ; le routage alors est simplifié. Dans le second cas, les canaux ne sont pas bien délimités, ce qui complique le placement-routage Les circuits à base de cellules compilées Les circuits à base de cellules compilées sont en fait basés sur l'utilisation de cellules précaractérisées. A la différence des circuits précaractérisés, les cellules ne sont pas utilisables directement mais au travers de modules paramètrables ou modules génériques. Chaque module est créé par la juxtaposition de n cellules de même type. La différence entre 247

6 circuits précaractérisés et circuits compilés provient essentiellement de l'outil utilisé pour générer les dessins des masques de fabrication. Ces outils sont appelés des compilateurs de silicium. 5.4 Les circuits semi-custom Dans la famille des circuits semi-custom, on distingue deux groupes : les circuits prédiffusés, les circuits programmables Les circuits prédiffusés Parmi les circuits prédiffusés, on distingue les prédiffusés classiques (ou "gate-array") et les réseaux mer-de-portes ("sea of gates") Les circuits prédiffusés classiques Les circuits prédiffusés classiques possèdent une architecture interne fixe qui consiste, dans la plupart des cas, en des rangées de portes séparées par des canaux d'interconnexion. L'implantation de l'application se fait en définissant les masques d'interconnexion pour la phase finale de fabrication. Ces masques d'interconnexion permettent d'établir des liaisons entre les portes et les plots d'entrées/sorties. Alors que pour un circuit standard ou "fullcustom" à 5 masques particuliers sont nécessaires, la fabrication des prédiffusés ne nécessite que la définition des 3 derniers masques pour chaque application ; les autres masques définissant l'architecture sont fixes. Cette technique permet de diminuer les délais car les réseaux prédiffusés sont fabriqués au préalable ; seule manque la couche d'interconnexion qui va particulariser chaque circuit. Par contre, les portes non utilisées sont perdues. Cette méthode est moins efficace qu'un full-custom en terme d'utilisation de la surface de silicium. Les circuits prédiffusés classiques intègrent de à portes logiques et sont intéressants pour des grandes séries. Pour des prototypes ou de petites séries, ils sont progressivement abandonnés au profit des circuits programmables à haute densité d'intégration, comme les FPGA. En effet, ceux-ci ont l'avantage indéniable d être programmable sur site, c'est-à-dire sans faire appel au fondeur. La figure suivante donne un exemple de structure pour un prédiffusé classique. Les cellules internes sont de taille fixe et organisées en rangées ou colonnes séparées par les canaux d'interconnexion. 248

7 Les circuits mer-de-portes Contrairement aux prédiffusés classiques, les circuits mer-de-portes ne possèdent pas de canaux d'interconnexion, ce qui permet d'intégrer plus d'éléments logiques pour une surface donnée. Les portes peuvent servir, soit comme cellules logiques, soit comme interconnexions. En fait, si ces circuits possèdent la structure logique équivalente à portes, pratiquement, le nombre moyen de portes utilisables est de l'ordre de 00000, ce qui donne un taux d'utilisation de 40% à 50%. En effet, si les canaux d'interconnexion ne sont pas imposés ils sont néanmoins nécessaires. Le gain des structures mer-de-portes est réalisé parce que ces interconnexions ne sont pas imposées par l'architecture. En pratique, le taux d'utilisation dépasse rarement 75% Les circuits programmables Tous les circuits spécifiques détaillés jusqu'à présent ont un point commun ; il est nécessaire de passer par un fondeur pour réaliser les circuit, ce qui introduit un délai de quelques mois dans le processus de conception. Cet inconvénient a conduit les fabricants à proposer des circuits programmables par l'utilisateur (sans passage par le fondeur) qui sont devenus au fil des années, de plus en plus évolués. Rassemblés sous le terme générique PLD, les circuits programmables par l'utilisateur se décomposent en deux familles :. les PROM, les PLA, les PAL et les EPLD, 2. les FPGA. 249

8 PLD (Circuit logique programmable) PROM PLA ou PAL (bipolaire non effaçable) PLD effaçable (circuit logique effaçable) FPGA (réseaux de portes programmables) PAL CMOS ou GAL EPLD ou CPLD FPGA de type RAM FPGA à anti-fusibles Les PROM Nous allons voir dans ce paragraphe la PROM sous l angle de la réalisation d une fonction logique. Même si elle n est plus utilisée pour cela aujourd hui, elle est à la base de la famille de PLA, des PAL et des EPLD. Convention de notation Afin de présenter des schémas clairs et précis, il est utile d'adopter une convention de notation concernant les connexions à fusibles. Les deux figures suivantes représentent la fonction ET à 3 entrées. La figure b) n'est qu'une version simplifiée du schéma de la figure a). a b c a.b.c a b c a.b.c a) b) Un exemple de notation est donné sur la figure ci-contre. La fonction réalisée est S = (a. c) + (b. d). Une croix, à une intersection, indique la présence d'une connexion à fusible non claqué. L'absence de croix signifie que le fusible est claqué. La liaison entre la ligne 250

9 horizontale et verticale est rompue. La sortie S réalise une fonction OU des 2 termes produits (a.c) et (b.d). a b c d S Les premiers circuits programmables apparus sur le marché sont les PROM bipolaires à fusibles. Cette mémoire est l'association d'un réseau de ET fixes, réalisant le décodage d'adresse, et d'un réseau de OU programmables, réalisant le plan mémoire proprement dit. On peut facilement comprendre que, outre le stockage de données qui est sa fonction première, cette mémoire puisse être utilisée en tant que circuit logique. La figure ci-dessous représente la structure logique d'une PROM bipolaire à fusibles. 25

10 Chaque sortie Oi peut réaliser une fonction OU de 6 termes produits de certaines combinaisons des 4 variables A, B, C et D. Avec les PROM, les fonctions logiques programmées sont spécifiées par les tables de vérités. Le temps de propagation est indépendant de la fonction implantée Les PLA Le concept du PLA a été développé il y a plus de 20 ans. Il reprend la technique des fusibles des PROM bipolaires. La programmation consiste à faire sauter les fusibles pour réaliser la fonction logique de son choix. La structure des PLA est une évolution des PROM bipolaires. Elle est constituée d'un réseau de ET programmables et d'un réseau de OU programmables. Sa structure logique est la suivante : Chaque sortie O i peut réaliser une fonction OU de 6 termes produits des 4 variables A, B, C et D. Avec cette structure, on peut implémenter n'importe quelle fonction logique combinatoire. Ces circuits sont évidemment très souples d'emploi, mais ils sont plus difficiles à utiliser que les PROM. Statistiquement, il s'avère inutile d'avoir autant de possibilité de programmation, d'autant que les fusibles prennent beaucoup de place sur le silicium. Ce type 252

11 de circuit n'a pas réussi à pénétrer le marché des circuits programmables. La demande s'est plutôt orientée vers les circuits PAL Les PAL Contrairement aux PLA, les PAL (Programmable Array Logic) imposent un réseau de OU fixes et un réseau de ET programmables. La technologie employée est la même que pour les PLA. La figure qui suit représente la structure logique d'un PAL où chaque sortie intègre 4 termes produits de 4 variables. L'architecture du PAL a été conçue à partir d'observations indiquant qu'une grande partie des fonctions logiques ne requiert que quelques termes produits par sortie. L'avantage de cette architecture est l'augmentation de la vitesse par rapport aux PLA. En effet, comme le nombre de connexions est diminué, la longueur des lignes d'interconnexion est réduite. Le temps de propagation entre une entrée et une sortie est par conséquent réduit. En revanche, il arrive qu'une fonction logique ne puisse être implantée, car une sortie particulière n'a pas assez de termes produits. Prendre un boîtier plus gros, peut être 253

12 préjudiciable en terme de rapidité, le temps de propagation étant proportionnel à la longueur des lignes d'interconnexion du réseau de ET et donc au nombre d entrées. Pour remédier à cette limitation, il a fallu modifier les entrées/sorties du circuit. Le PAL possède toujours des entrées simples sur le réseau de ET programmables, mais aussi des broches spéciales (voir figure ci-dessous) qui peuvent être programmées : en entrée simple en faisant passer le buffer de sortie trois états en haute impédance, en sortie réinjectée sur le réseau de ET. Cela permet d augmenter le nombre de termes produits disponibles sur les autres sorties. Les structures présentées jusqu'à maintenant ne font intervenir que de la logique combinatoire. Les architectures des PAL ont évolué vers les PAL à registres. Dans ces PAL, la sortie du réseau de fusibles aboutit sur l'entrée d'une bascule D. La sortie Q peut aller vers une sortie, la sortie Q étant réinjectée sur le réseau via un inverseur/non inverseur. Avec cette structure, la sortie ne peut être utilisée comme entrée sur le réseau. L'exemple d'un PAL à registres 6R8 est donné à la page suivante. Il implémente 8 termes produits de 6 variables par sortie. D'après la notation employée par les fabricants, la référence 6R8 signifie : 6 : nombre d'entrées au niveau du réseau de ET. R : PAL à registres. 8 : nombre de sorties. Les plus gros PAL standards sont les 20R8 et 20L8. 254

13 Le PAL versatile (polyvalent), dont le membre le plus connu est le 22V0, présente une évolution des PAL vers les circuits logiques programmables de plus haut niveau. En effet, ils continuent de respecter le principe de fonctionnement énoncé précédemment, mais ils utilisent une structure de cellule de sortie qui s apparente à un EPLD. D'après la figure suivante, on remarque que la cellule de sortie dispose d'une bascule D pré-positionnable associée à deux multiplexeurs programmables. Les connexions S0 et S sont réalisées grâce à des fusibles internes. 255

14 Cette sortie peut adopter plusieurs configurations (d où le terme polyvalent), le 22V0 pouvant donc être utilisé à la place de tous les PAL bipolaires classiques: sortie combinatoire active au niveau bas, sortie combinatoire active au niveau haut, sortie registre active au niveau bas, sortie registre active au niveau haut. Les premiers PAL pouvaient être assez facilement programmés à la main. Toutefois, la réalisation de fonctions complexes est devenue rapidement inextricable. Des logiciels de développement sont donc apparus afin de faciliter ce travail. Il en existe de nombreux, les plus connus étant PALASM (société AMD) et ABEL (société DataIO). Au-delà d un certain niveau de complexité, l utilisation de leur simulateur intégré permet une mise au point rapide de la fonction à réaliser. Tous les PAL disposent d'un fusible ou bit de sécurité. Ce fusible, une fois claqué, interdit la relecture d'un composant déjà programmé. En effet, il arrive que des entreprises indélicates soient tentées de copier les PAL développés par leurs concurrents. Un des inconvénients des circuits bipolaires à fusibles, est qu'ils ne peuvent pas être testés à la sortie de l'usine. Pour tester leur fonctionnement, il faudrait en effet claquer les fusibles, ce qui interdirait toute programmation ultérieure. A l'origine, les premiers PAL étaient bipolaires puisqu'ils utilisaient la même technologie que les PROM bipolaires à fusibles. Il existe maintenant des PAL en technologie CMOS (appelés GAL (Generic Array Logic) par certains fabricants), programmables et effaçables électriquement, utilisant la même technologie que les mémoires EEPROM. Comme ils sont en technologie CMOS, ils consomment beaucoup moins, en statique, que les PAL bipolaires de complexité équivalente. 256

15 Les EPLD Les EPLD (Erasable Programmable logic Device) sont des circuits programmables électriquement et effaçables, soit par exposition aux UV pour les plus anciens, soit électriquement. Ces circuits, développés en premier par la firme ALTERA, sont arrivés sur le marché en 985. Les EPLD sont une évolution importante des PAL CMOS. Ils sont basés sur le même principe pour la réalisation des fonctions logiques de base. Les procédés physiques d'intégration permis par les EPLD sont nettement plus importants que ceux autorisés par les PAL CMOS. En effet, les plus gros EPLD actuellement commercialisés intègrent jusqu'à portes logiques dont 2000 sont réellement accessibles à l'utilisateur. On peut ainsi loger dans un seul boîtier, l'équivalent d'un schéma logique utilisant jusqu'à 50 à 00 PAL classiques. Comme les PAL CMOS, les EPLD font appel à la notion de macro-cellule qui permet, par programmation, de réaliser de nombreuses fonctions logiques combinatoires ou séquentielles. Le schéma type de la macro-cellule de base d'un EPLD est présenté ci-dessous. On remarque que le réseau logique est composé de 3 sous ensembles : le réseau des signaux d'entrées provenant des broches d'entrées du circuit, le réseau des signaux des broches d'entrées/sorties du circuit, le réseau des signaux provenant des autres macro-cellules. 257

16 Outre la logique combinatoire, la macro-cellule possède une bascule configurable ( bascule D, T, RS ou JK). Cette bascule peut être désactivée par programmation d un multiplexeur. Le signal d'horloge peut être commun à toutes les macro-cellules, ou bien provenir d'une autre macro-cellule via le réseau logique. Quelque soit la famille d'epld, la fonctionnalité de la macro-cellule ne change guère. En revanche, plus la taille des circuits augmente, plus les possibilités d'interconnexions et le nombre de macro-cellules augmentent. On voit ci-dessous la structure d un EPLD de la famille MAX 5000 d ALTERA 258

17 Il existe plusieurs types d'epld en technologie CMOS : Les circuits programmables électriquement et non effaçables. Ce sont les EPLD de type OTP (One Time Programmable). Les circuits programmables électriquement et effaçables aux UV. Les circuits programmables électriquement et effaçables électriquement dans un programmateur. Les circuits programmables électriquement et effaçables électriquement sur la carte (ISP : In Situ Programmable), utilisant une tension unique de 5 V. Les plus rapides des EPLD ont des temps de propagation (entrée vers sortie sans registre) de l'ordre de 2 ns. En revanche, comme ils sont en technologie CMOS, leur consommation croît avec l'augmentation de la fréquence de fonctionnement. Le taux d'utilisation des ressources d'un EPLD dépasse rarement 80 %. Avec les EPLD, il est possible de prédire la fréquence de travail maximale d'une fonction logique, avant son implémentation. On rencontre parfois le terme CPLD (Complex Programmable Logic Device). Ce terme est généralement utilisé pour désigner des EPLD ayant un fort taux d'intégration Les FPGA Lancé sur le marché en 984 par la firme XILINX, le FPGA (Field Programmable Logic Device) est un circuit prédiffusé programmable. Le concept du FPGA est basé sur l'utilisation d'un multiplexeur comme élément combinatoire de la cellule de base. La figure suivante représente la cellule type de base d'un FPGA. Elle comprend un multiplexeur 8 vers permettant de réaliser n importe quelle fonction logique combinatoire de 4 variables (appelé LUT : Look Up Table ou encore générateur de fonction). La bascule D permet la réalisation de fonctions logiques séquentielles. La configuration du multiplexeur 2 vers de sortie autorise la sélection des deux types de fonction. D0 D D2 D3 D4 D5 D6 D7 DATA S0 S S2 D Q C QN D0 D S O S0 S S2 clock select 259

18 Les cellules de base d'un FPGA sont disposées en rangées et en colonnes. Des lignes d'interconnexions programmables traversent le circuit, horizontalement et verticalement, entre les diverses cellules. Ces lignes d'interconnexions permettent de relier les cellules entre elles, et avec les plots d'entrées/sorties. Les connexions programmables sur ces lignes sont réalisées par des transistors MOS dont l'état est contrôlé par des cellules mémoires SRAM. Ainsi, toute la configuration d'un FPGA est contenue dans des cellules SRAM. Contrairement aux EPLD, on ne peut pas prédire la fréquence de travail maximale d'une fonction logique, avant son implémentation. En effet, cela dépend fortement du résultat de l'étape de placement-routage. Tous les FPGA sont fabriqués en technologie CMOS, les plus gros d'entre eux intègrent jusqu'à portes logiques utilisables. Il faut noter que la surface de silicium d'un FPGA est utilisée au 2/3 pour les interconnexions et au /3 pour les fonctions logiques. Le taux d'utilisation global des ressources ne dépasse pas 80 %. Par rapport aux prédiffusés classiques, les interconnexions programmables introduisent des délais plus grands que la métallisation. Par contre, les cellules logiques fonctionnent à la même vitesse. Pour minimiser les délais de propagation dans un FPGA, il faut donc réduire le nombre de cellules logiques utilisées pour réaliser une fonction. Par conséquent, les cellules logiques d un FPGA sont plus complexes que celles d un prédiffusé Les FPGA à anti-fusibles Commercialisés à partir de 990, ce FPGA, programmable une seule fois, est basé sur la technologie des interconnexions à anti-fusibles. Sa structure s'apparente à celle d'un prédiffusé mer-de-portes, c'est-à-dire qu'il dispose de cellules élémentaires organisées en rangées et en colonnes. Les lignes d'interconnexions programmables traversent le circuit, horizontalement et verticalement, entre les diverses cellules. La technologie à anti-fusibles permet de réduire considérablement la surface prise par les interconnexions programmables, par rapport aux interconnexions à base de SRAM. La cellule élémentaire diffère d'un fabricant à un autre, mais elle est généralement composée de quelque portes logiques. Le nombre de ces cellules est généralement très important. 260

19 Alors que le FPGA SRAM est utilisé pour des prototypes ou des petites séries, le FPGA à anti-fusibles est destiné pour des plus grandes séries, en raison de son coût de fabrication moins élevé. Il est généralement conçu avec des outils de synthèse de type VHDL Conclusion Le tableau suivant donne les caractéristiques principales de 4 circuits programmables par l'utilisateur. Référence AmPAL22V0 EPM7256E XC4025E A54SX32 Fabricant AMD ALTERA XILINX ACTEL Type PAL EPLD FPGA FPGA mer-deportes Technologie bipolaire à fusibles EEPROM CMOS SRAM CMOS anti-fusibles nombre de I/O I = 22 max O = 0 max 64 I/O max 256 I/O max 249 I/O max nombre de portes 500 portes portes portes portes nombre de cellules cellule 256 cellules 024 cellules cellules Pour éclaircir les idées, on peut classer les circuits numériques spécifiques à une application suivant l'architecture du circuit. C'est-à-dire quels sont le ou les constituants de base mis à la disposition de l'utilisateur et quelles sont les possibilités d'interconnexion de ces constituants et par quelle technique? On parle en général de la «granularité» de l'architecture. La figure suivante reprend la classification des circuits spécifiques à une application suivant leur architecture. 26

20 5.5 Implémentation Les PLD et les prédiffusés sont des circuits spécifiques dont les puces de silicium ont déjà des cellules implantées. Durant l'étape d'implémentation, il faut résoudre les problèmes du placement de la logique dans les cellules de base puis des interconnexions. L'implémentation est réalisée une fois la saisie du design terminée. Le design peut être entré, soit graphiquement (schématique), soit sous forme de langages de programmation (VHDL, équations booléennes,...). Les étapes de l'implémentation sont : 262

21 . La translation. L'étape de translation consiste à établir une liste d'interconnexions, appelée netlist, à partir du design. Cette netlist est un fichier texte qui répertorie toutes les fonctions logiques de base ainsi que leurs interconnexions. 2. L'optimisation. L'étape d'optimisation reprend la netlist pour éliminer les portes inutiles et la logique redondante. 3. Le partitionnement. Le design, une fois optimisé, est partitionné en blocs logiques pouvant être implémenté dans les cellules de base du circuit spécifique. 4. Le placement-routage. Le placement détermine la position de chaque bloc logique partitionné à l'intérieur du circuit spécifique. Les algorithmes de placement fonctionnent par itérations. Ils essaient de réaliser le meilleur placement possible, c'est-à-dire qu'ils regroupent dans une même zone du circuit une fonction nécessitant plusieurs cellules de base, ceci afin de limiter les temps de propagation. Cependant, le résultat du placement n'est pas toujours idéal, principalement dans le cas des FPGA. Il est souvent nécessaire de placer manuellement une partie du design (c'est le «Floorplanning»). Une fois la phase de placement terminée, l'étape de routage doit être effectuée. Elle utilise les ressources de routage du circuit pour réaliser les interconnexions entre les différentes cellules et les broches d'entrée/sortie. Après l'étape de placement-routage, l'implémentation est terminée ; le circuit spécifique peut être programmé à partir d'un fichier binaire de configuration obtenu. 5.6 Comparaison entre les FPGA et les autres circuits spécifiques La comparaison et donc le choix entre les différentes technologies est une étape délicate car elle conditionne la conception mais aussi toute l évolution du produit à concevoir. De plus, elle détermine le coût de la réalisation et donc la rentabilité économique du produit. Généralement, les quantités à produire imposent leurs conditions de rentabilité, dans le domaine du grand public par exemple. Par contre, dans le matériel professionnel, toutes les options sont ouvertes. Il faut établir un rapport coût / souplesse d utilisation le plus souvent avec des données partielles (pour les quantités à produire par exemple). Nous allons nous contenter dans ce paragraphe de comparer ce qui est comparable (PLD / ASIC, EPLD / FPGA) et de donner une méthode de calcul des coûts des familles ASIC et PLD Comparaison entre les PLD et les ASIC. Un premier choix doit être fait entre les ASIC et les PLD. Les avantages des PLD par rapport aux ASIC sont les suivants : 263

22 ils sont entièrement programmables par l'utilisateur, Ils sont généralement reprogrammables dans l'application, ce qui facilite la mise au point et garantit la possibilité d'évolution, les délais de conception sont réduits, il n'y a pas de passage chez le fondeur. En revanche, les inconvénients des PLD par rapport aux ASIC sont les suivants : ils sont moins performant en terme de vitesse de fonctionnement (d un facteur 2 à 3), le taux d'intégration est moins élevé (d un facteur 0 environ), les ressources d'interconnexion utilisent en général les 2/3 de la surface de silicium. De plus, le coût de l ASIC est beaucoup plus faible que le coût du PLD (quoique les choses évoluent très rapidement dans ce domaine, notamment dans la compétition entre FPGA et prédiffusés). Au delà d une certaine quantité, l ASIC est forcement plus rentable que le PLD. Toute la question est donc de savoir quelle est cette quantité? Comparaison entre les FPGA et les EPLD Si un PLD est choisi, il faut savoir si on doit utiliser un EPLD ou un FPGA. Les avantages des FPGA par rapport aux EPLD sont les suivants : le taux d'utilisation des ressources peut atteindre 80 %, ce qui est meilleur qu'un EPLD, ils consomment moins à fonctionnalité identique ( < 0 ma par 000 portes), les fonctions réalisables sont plus complexes. Les inconvénients des FPGA par rapport aux EPLD sont les suivants : les EPLD sont plus performants pour certaines fonctions arithmétiques rapides, les fréquences de fonctionnement sont variables suivant la méthode de placement routage retenue. Les EPLD ont des fréquences de travail "prédictibles". En fait, le domaine d'utilisation des FPGA est celui des prédiffusés, par exemple les fonctions logiques ou arithmétiques complexes ou le traitement du signal. Le domaine d'utilisation des EPLD est plutôt celui des PAL, par exemple les machines d'état complexes. Il est à noter qu'un marché important des PAL et des EPLD est la correction des erreurs de conception dans les ASIC afin d'éviter un aller-retour coûteux chez le fondeur. 264

23 5.6.3 Seuil de rentabilité entre un FPGA et un ASIC Avec un taux d'intégration de plus en plus important, les FPGA deviennent très intéressants pour des productions en série par rapport aux ASIC. La question qui se pose au concepteur est la suivante : combien d'unités doit on produire, pour que l'asic soit plus rentable que le FPGA? Le facteur principal qui détermine le coût d un circuit intégré est la surface de la puce ou encore le nombre de puces que l on peut fabriquer sur une tranche de silicium. On travaille aujourd hui avec des tranches de 200 mm de diamètre et le plus grosses puces sont de dimension 20x20 mm. Deux éléments peuvent fixer la taille de la puce : le nombre de portes utilisées pour réaliser la fonction logique et le nombre d entrées-sorties. Jusqu'à la technologie 0.5 μm, c est la fonction logique qui détermine la taille de la puce et donc son prix. C est la raison pour laquelle, à fonctionnalité identique, le circuit full-custom est le moins cher alors que le PLD est le plus coûteux à produire. Mais avec des circuits de plusieurs centaines de broches, la taille de la puce tend à être fixée de plus en plus par les E/S et les différences de prix s estompent (notamment entre les FPGA et les prédiffusés). Sans entrer dans les détails, une analyse rapide peut donner un ordre de grandeur du seuil de rentabilité entre un FPGA et un ASIC. Prenons comme exemple un boîtier de portes. L'étude se base sur des données fournies par la société d'études de marché DATAQUEST en 995. La formule de base du seuil de rentabilité est la suivante : seuil de rentabilité = NRE + (développement et outils) + ( X unités * prix à l'unité) Les NRE (Non Recurring Expenses) sont les frais fixes de mises en œuvre. On obtient pour les ASIC et les FPGA les deux formules suivantes : ASIC = $ (NRE) + $ (développement et outils) + ( X unités * $3) FPGA = 0 NRE + $ (développement et outils) + ( X unités * $79) Il n'y a pas de NRE pour un FPGA. Les NRE sont imputés à chaque fois que l'on fait appel à un fondeur. A partir des 2 équations ci-dessus, le seuil de rentabilité est atteint pour

24 unités. Le FPGA devient plus cher à produire qu'un ASIC au delà de 96 unités. En fait, il existe d'autres facteurs qui influent grandement sur le seuil de rentabilité : Le «time to market» (temps de mise sur le marché). C'est le temps écoulé entre le début de l'étude et la phase de production. Prendre du retard sur le lancement d'un produit sur le marché, en raison d'un cycle de développement et de mise au point trop long, a des effets négatifs en terme de rentabilité. Le cycle moyen de développement d'un FPGA est de semaines, il passe à 32 semaines pour un ASIC. La correction des erreurs. Environ 30 % des ASIC retournent chez le fondeur pour des modifications ( % sont des erreurs du fondeur et 9 % sont des modifications du design). Ce nouveau cycle de développement introduit un délai supplémentaire de 2 semaines. Pour un FPGA, une modification du design est très rapide, et n'apporte pratiquement pas de surcoût. Les FPGA masqués. Les interconnexions programmables de ces FPGA sont remplacés par des interconnexions fixes chez le fabricant (séries Hardwire chez Xilinx par exmple). Le circuit n'est alors plus reprogrammable. Ils sont compatibles, broche à broche, avec les FPGA programmables du même fabricant mais ils sont environ 50 % moins chers, les NRE étant beaucoup moins élevés que pour les ASIC. La méthode consiste à développer le prototype avec un FPGA programmable puis à envoyer le fichier de configuration final chez le fondeur. Celui-ci produit les FPGA Hardwire avec la configuration souhaitée mais il y a une quantité minimum de quelques milliers d unités à commander. Les chiffres permettant de quantifier les seuils de rentabilité entre les familles de circuits sont difficiles à obtenir et parfois hautement subjectifs. Les ordres de grandeur des seuils de rentabilité sont les suivants : jusqu'à 5000 pièces entre 5000 et entre et plus de PLD prédiffusé précaractérisé full-custom Il est important de noter qu il existe une nette tendance visant à remplacer le prédiffusé par le FPGA, certains fabricants (comme Xilinx) prétendant commercialiser des FPGA moins cher que des prédiffusés pour des quantité de pièces. Il est difficile d avoir une opinion tranchée car les deux familles évoluent très rapidement. 266

25 5.7 Exercices Exercice 5. Soit le PAL ci-dessous : On désire implémenter, à l'aide de ce circuit, les fonctions suivantes : O 3 = A.B.C.D, O 2 = A+B+C+D, O = A.B.C.D et O 0 = A B C.. Quels sont les caractéristiques des fonctions que l'on peut réaliser avec ce PAL (nombre de termes produits)? 2. Une croix représente un fusible non-claqué. Supprimer les croix nécessaires afin de réaliser les fonctions souhaitées. Exercice 5.2 On désire réaliser un convertisseur code BCD code Gray à 4 entrées. 267

26 . Donner la table de vérité du système. 2. Simplifier les équations logiques à l aide des tableaux de Karnaugh. 3. On souhaite utiliser le PAL dont le schéma se trouve à l'exercice 25.. Supprimer les croix nécessaires afin de réaliser les fonctions souhaitées. Exercice 5.3 On souhaite réaliser un comparateur travaillant sur deux bits. Il possède deux entrées sur deux bits appelées AB et CD et 4 sorties : AB = CD (EQ), AB CD (NE), AB < CD (LT) et AB > CD (GT).. Donner la table de vérité du circuit. 2. Simplifier les équations logiques à l aide des tableaux de Karnaugh. 3. On souhaite utiliser le PAL dont le schéma se trouve à l'exercice 25.. Supprimer les croix nécessaires afin de réaliser les fonctions souhaitées. Exercice 5.4 On souhaite réaliser un décodeur héxadécimal pour afficheur 7 segments suivant le schéma (les LED réalisant l afficheur sont allumées si la cathode est à 0 V) : C 0 C 5 C 6 C C 4 C 3 C 2 C 0 C C 2 C 3 C 4 C 5 C 6 TA (test afficheur) EA (extinction afficheur) Convertisseur Héxa -7 segments D 3 D 2 D D 0. Donner la table de vérité du circuit. 2. Simplifier les équations logiques à l aide des tableaux de Karnaugh. 3. On souhaite utiliser un PAL 6L8 (voir schéma ci-après). Quelles sont ses caractéristiques? 4. Placer les croix nécessaires sur le schéma suivant afin de réaliser les fonctions souhaitées. 268

27 Exercice 5.5 On souhaite réaliser un registre à décalage universel 8 bits (en fait, il s'agit d'une rotation à gauche). Il possède 3 entrées de contrôle S 2, S et S 0 indiquant le nombre de décalage à gauche à effectuer sur les bits de données D 7, D 6,..., D 0. La donnée décalée à gauche est disponible sur les sorties O 7, O 6,..., O 0.. Donner la table de vérité du circuit. 269

28 2. Donner les équations logiques des sorties. 3. On souhaite utiliser un PAL 20R8 (voir schéma ci-dessous). Quelles sont ses caractéristiques? 4. Placer les croix nécessaires sur le schéma afin de réaliser les fonctions souhaitées. 270

29 6. Conversion analogique/numérique Les systèmes de traitement numérique acceptent en entrée et restituent des grandeurs physiques qui évoluent le plus souvent de manière analogique. On peut parfois capter ou restituer directement ces grandeurs en numérique (comme par exemple dans le cas d une caméra CCD ou d un écran plat LCD) mais il faut généralement convertir le signal analogique d entrée en signal numérique puis convertir après traitement le signal numérique en signal analogique. Ce paragraphe va traiter des circuits assurant ces conversions. 6. Principes fondamentaux 6.. Introduction Malgré les nombreuses possibilités d utilisation des convertisseurs, on peut établir le schéma typique d une chaîne de traitement de l information. Entrée analogique Conversion analogique/numérique Sortie analogique Filtre passe-bas anti-repliement Echantillonnage Quantification Traitement numérique Conversion numérique/ analogique Filtre passe-bas de lissage On trouve toujours dans une telle chaîne trois opérations principales : Le passage du signal analogique au signal numérique, c est-à-dire le filtrage passe-bas anti-repliement, l échantillonnage et la quantification. Les deux dernières étapes forment la conversion analogique/numérique. Le traitement numérique. Le passage du signal numérique au signal analogique, c est-à-dire la conversion analogique/numérique et le filtrage passe-bas de lissage. Cette chaîne conduit à définir trois types de signaux :. Le signal analogique. C est un signal dont l amplitude varie de manière continue en fonction du temps. 2. Le signal échantillonné. C est un signal dont l amplitude varie de manière discontinue avec le temps. Son amplitude est égale à celle du signal analogique à tous les instants n.te et vaut 0 ailleurs. Ce signal est donc constitué d une suite d échantillons espacés de Te, la période d échantillonnage. 27

30 amplitude Signal analogique Signal échantillonné -Te 0 Te 2Te 3Te 4Te 5Te 6Te 7Te 8Te 9Te temps 3. Le signal quantifié (ou signal numérique). L amplitude de chaque échantillon du signal précédent est un nombre réel de précision infini (par exemple, volts). Pour pouvoir traiter un échantillon en numérique, il faut commettre une approximation sur son amplitude pour pouvoir utiliser un nombre fini de bits. C est la quantification. Le signal quantifié est converti par exemple sur 8 bits, ce qui signifie que chaque échantillon réel est codé avec 8 bits. Le signal numérique est donc une suite de nombres binaires codés sur 8 bits qui représente le signal analogique de départ. Tout le problème est de savoir sous quelles conditions le signal numérique représente fidèlement le signal analogique Echantillonnage La première question qui se pose est la valeur de la fréquence d échantillonnage Fe. Plaçonsnous dans le cas suivant : Signal analogique d entrée Convertisseur analogique/numérique CAN N bits Convertisseur numérique/analogique CNA Signal analogique restitué Fe = Fréquence d échantillonnage 272

31 Le théorème de Shannon dit que, pour que le signal analogique restitué soit identique au signal analogique d entrée (avec des convertisseurs parfaits), il est nécessaire que : Fe > 2.Fb, Fb étant la fréquence la plus élevée du signal à échantillonner. Par exemple, dans le cas d un signal sinusoïdal de fréquence khz, la fréquence d échantillonnage doit être supérieure à 2 khz pour que l on puisse récupérer le signal originel après conversion numérique/analogique. Des signaux plus complexes comme le son ou l image ont un spectre très large (voir même théoriquement infini). Il est donc nécessaire de les filtrer pour limiter la bande des fréquences qu ils occupent avant de pouvoir les échantillonner. Le filtre passe-bas utilisé pour cette opération est appelé «filtre anti-repliement» car le non respect du théorème de Shannon provoque des repliements de spectre dans le signal analogique. Par exemple, dans le cas du disque compact audio, la bande passante du son est limitée à 20 khz pour une fréquence d échantillonnage égale à 44. khz. Lorsque nous avons définit le signal échantillonné, la durée de chaque échantillon était supposée très faible (voire même nulle). Or, la valeur de l échantillon doit être maintenue suffisamment longtemps pour que la quantification puisse avoir lieu. On appelle cette opération le blocage. Le schéma suivant montre le signal en sortie d un échantillonneurbloqueur. amplitude Signal analogique Signal échantillonné-bloqué -Te 0 Te 2Te 3Te 4Te 5Te 6Te 7Te 8Te 9Te temps Le schéma synoptique d un montage échantillonneur-bloqueur (E/B) et son fonctionnement sont plutôt simples : 273

32 amplitude Vana Vech I Vana C Vech 0 Te 2Te 3Te temps I fermé, charge de C I ouvert, C reste chargé Au moment de l échantillonnage, l interrupteur I se ferme et la capacité C se charge à la valeur de l amplitude du signal analogique d entrée Vana. Après le temps nécessaire à cette charge, l interrupteur s ouvre et la valeur échantillonnée est disponible aux bornes de C pour la quantification. En fait, le fonctionnement est plus complexe à cause de l imperfection de l interrupteur analogique (Ron 0 et Roff ) et de l impédance d entrée du quantificateur (Ze ) Quantification L espace des amplitudes du signal échantillonné est divisé en intervalles qui peuvent être : De même hauteur. C est la quantification linéaire qui est utilisée dans le cas général. De hauteur différentes. On parle alors de quantification non-linéaire (en particulier en fonction de lois logarithmiques comme la loi A ou la loi μ utilisées en téléphonie pour coder avec plus de précision les amplitudes faibles que les amplitudes élevées). La valeur numérique de l échantillon à quantifier s obtient en prenant le numéro de code associé au niveau le plus proche. Les codages les plus utilisés sont le codage binaire, BCD, Gray Dans ce cours, on ne traitera que de la quantification linéaire avec codage en binaire naturel comme sur la figure suivante : 274

33 amplitude V Codes binaires Niveau de quantification Signal échantillonné-bloqué Signal quantifié 0 V Te 2Te 3Te 4Te 5Te temps L écart Δ entre deux niveaux de quantification successifs (ou encore la hauteur d un intervalle) est appelé «pas de quantification». Dans l exemple précédent, on a 8 niveaux (codage sur 3 bits) entre 0 et Volt soit 7 intervalles. Le pas de quantification est donc égal à 0.43 Volt (/7). On peut maintenant définir la fonction de transfert d un convertisseur analogique/numérique (3 bits) en plaçant l amplitude analogique du signal en abscisse et les valeurs numériques obtenues après conversion en ordonnée. Valeurs numériques 0 Δ V Vref 2Vref 3Vref 4Vref 5Vref 6Vref 7Vref Vref V codé Vanalogique 275

34 Vous noterez que l on a créé 9 niveaux analogiques compris entre 0 V et Vref afin d obtenir 8 intervalles codés de 000 à. A chaque valeur analogique à convertir est associée une valeur numérique de sortie qui correspond au niveau de quantification le plus proche. Dans cette configuration, le pas de quantification pour un convertisseur N bits est égal à : Vref Δ = [V]. N 2 La tension continue de référence Vref est égale à l amplitude maximale du signal analogique à l entrée du convertisseur. Soit un mot binaire B = b N-, b N-2, b, b 0. b N- est appelé le bit le plus significatif (MSB : Most Significant Bit) et b 0 le bit le moins significatif (LSB : Least Significant Bit). La tension analogique correspondant à la valeur numérique B est égale à : Vref b N b N 2 b N 3 b b0 Vcodé = N 2 N Prenons par exemple un codage sur 4 bits et une tension de référence de 5 V. Le pas de quantification est égal à 32.5 mv, une valeur numérique 00 correspond à une tension analogique égale à 3.25 V. La conversion analogique/numérique s effectue en considérant l appartenance de la tension d entrée à un intervalle centré sur les valeurs de Vcodé. Il y a donc naturellement une différence entre la valeur de la tension codée et la valeur du signal d entrée. C est l erreur de quantification ou erreur de conversion. Elle est aussi appelée tension de résidu. Plus la conversion est précise et plus la valeur du résidu est faible puisque : V analogique = V codé + V résidu La fonction de transfert d un convertisseur vue précédemment n est valable qu entre 0 et Vref (ou Vref/2, +Vref/2). Si la tension analogique sort de cette plage, la valeur numérique de sortie ne change plus. Les caractéristiques d un convertisseur analogique/numérique ne sont définies que sur sa plage de tension d entrée. L échantillonnage est une opération qui ne change pas la valeur du signal analogique. Par contre, la quantification introduit un bruit résultant de la différence entre la valeur analogique et la valeur numérique codée. En appliquant à l entrée du convertisseur 3 bits vu précédemment une tension variant linéairement entre 0 et Vref, ce bruit (la tension de résidu) varie selon la forme en dents de scie suivante : 276

35 Δ 2 Δ 2 erreur 0 V Vref 2Vref 3Vref 4Vref 5Vref 6Vref 7Vref Vref Vanalogique L erreur de quantification vaut au maximum la moitié du pas de quantification, c est à dire ± LSB. Ce bruit de quantification ajouté au signal analogique peut être gênant pour 2 certaines applications. En fait, il est inversement proportionnel au nombre de bits utilisés pour effectuer la conversion. Une formule couramment utilisée lie le nombre de bits au rapport signal sur bruit (SNR) de la conversion : S N V V analogique efficace [ db] = 20.log = 6.N,76 db 0 + bruit efficace Par exemple, on a généralement un SNR égal à 50 db en télévision. On doit donc utiliser un convertisseur 8 bits (6x8 +,76 50 db) pour travailler dans ce domaine. Cette formule est calculée avec une tension sinusoïdale pleine échelle (entre 0 et Vref) à l entrée du convertisseur. Il faut bien comprendre que le bruit de quantification ne dépend que du nombre de bits utilisés pour la conversion, mais pas de l amplitude du signal d entrée. Si vous n utilisez pas toute la plage disponible (la dynamique d entrée), le SNR diminue dans les mêmes proportions que le signal d entrée. Si la dynamique est par exemple de V et que le signal analogique ne fait que 500 mv crête à crête d amplitude, le SNR est divisé par 2, soit SNR = 6.N 4,24 db Reconstruction du signal analogique Théoriquement, un simple filtre passe-bas suffit pour restituer le signal après échantillonnage. La quantification impose cependant l utilisation d un convertisseur numérique/analogique (CNA) pour passer d une suite de nombres binaires à un signal similaire au signal échantillonné-bloqué vu précédemment. Le CNA doit être cadencé par une horloge de même fréquence que celle utilisée pour le CAN. Le signal suivant est obtenu en sortie du CNA : 277