5. Les circuits spécifiques a une application

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1 5. Les circuits spécifiques a une application 5. Introduction Il existe une loi empirique, appelée loi de Moore, qui dit que la densité d intégration dans les circuits intégrés numériques à base de silicium double tous les 8 à 24 mois. Cette loi s est révélée remarquablement exacte jusqu'à ce jour. Durant les années 60, au début de l'ère des circuits intégrés numériques, les fonctions logiques telles que les portes, les registres, les compteurs et les ALU, étaient disponibles en circuit TTL. On parlait de composants SSI (Small Scale Integration) ou MSI (Medium Scale Integration) pour un tel niveau d'intégration. Dans les années 70, le nombre de transistors intégrés sur une puce de silicium augmentait régulièrement. Les fabricants mettaient sur le marché des composants LSI (Large Scale Integration) de plus en plus spécialisés. Par exemple, le circuit 74LS275 contenait 3 multiplieurs de type Wallace. Ce genre de circuit n'était pas utilisable dans la majorité des applications. Cette spécialisation des boîtiers segmentait donc le marché des circuits intégrés et il devenait difficile de fabriquer des grandes séries. De plus, les coûts de fabrication et de conception augmentaient avec le nombre de transistors. Pour toutes ces raisons, les catalogues de composants logiques standards (série 74xx) se sont limités au niveau LSI. Pour tirer avantage des nouvelles structures VLSI (Very Large Scale Integration), les fabricants développèrent trois nouvelles familles : Les microprocesseurs et les mémoires RAM et ROM : les microprocesseurs et les circuits mémoires sont attrayants pour les fabricants. Composants de base pour les systèmes informatiques, ils sont produits en très grandes séries. Les circuits programmables sur site : n'importe quelle fonction logique, combinatoire ou séquentielle, avec un nombre fixe d'entrées et de sorties, peut être implantée dans ces circuits. A partir de cette simple idée, plusieurs variantes d'architecture ont été développées (PAL, EPLD, FPGA, ). Les ASIC programmés chez le fondeur : le circuit est conçu d'un point de vue logiciel par l'utilisateur, puis il est réalisé par le fondeur. A l'heure actuelle, la majorité des circuits numériques est issue de ces trois familles. Cependant, le catalogue standard (famille 74xx) est toujours utilisé. 243

2 Plus simplement, on peut distinguer deux catégories de circuits intégrés : les circuits standards et les circuits spécifiques à une application : Les circuits standards se justifient pour de grandes quantités : microprocesseurs, contrôleurs, mémoires, Les circuits spécifiques sont destinés à réaliser une ou un ensemble de fonctions dans un système bien particulier. La figure suivante représente une classification des circuits intégrés numériques. CIRCUIT STANDARD conçu et réalisé par le fabricant Circuit spécifique à l'application ASIC Full-custom Semi-custom PLD Circuit à la demande Circuit à base de cellules Circuit prédiffusé Circuit programmable Circuit compilé Circuit précaractérisé Réseau mer de portes Réseau prédiffusé classique FPGA PROM PLA PAL EPLD ou CPLD Dans la littérature, le terme ASIC (Application Specific Integrated Circuit) est employé pour décrire l ensemble des circuits spécifiques à une application. Or, dans le langage courant, le terme ASIC est presque toujours utilisé pour décrire les circuits réalisés chez un fondeur. On désigne, par le terme générique PLD (Programmable logic Device), l ensemble des circuits programmables par l utilisateur. 244

3 Parmi les circuits numériques spécifiques à une application, il faut distinguer deux familles : les circuits conçus à partir d une puce de silicium "vierge" (Full-custom), les circuits où des cellules standards sont déjà implantées sur la puce de silicium (Semicustom). Dans le premier groupe, les circuits appelés "Full custom", on trouve les circuits à la demande et ceux à base de cellules. Le fondeur réalise l'ensemble des masques de fabrication. Dans le second groupe, les circuits appelés "Semi-custom", on trouve les circuits prédiffusés et les circuits programmables. Les cellules standards, déjà implantées sur la puce de silicium, doivent être interconnectées les unes avec les autres. Cette phase de routage est réalisée, soit par masquage chez le fondeur (prédiffusé), soit par programmation. Avant d aborder le détail de la classification des circuits numériques spécifiques à une application, un aperçu est donné sur les méthodes de réalisation des interconnexions pour les circuits "Semi-custom". 5.2 Technologie utilisée pour les interconnexions Les cellules standards implantées dans les circuits "Semi-custom" vont de la simple porte jusqu'à une structure complexe utilisant un grand nombre de transistors. Il existe deux manières d interconnecter ces cellules :. Dans les ASIC, les lignes d interconnexions sont crées par masque (fondeur). 2. Dans les PLD, les lignes d interconnexions existent déjà dans le circuit (généralement sous forme de lignes et de colonnes traversant le composant). Il ne reste donc plus qu à réaliser les bonnes liaisons pour réaliser le chemin voulu afin de relier les cellules logiques. Ces liaisons peuvent se faire : par anti-fusible, par cellule mémoire : fusible, EPROM, EEPROM, flash EPROM et SRAM Interconnexion par masque Le fondeur réalise les interconnexions des circuits prédiffusés par métallisation en créant le ou les derniers masques de fabrication Interconnexion par anti-fusible Avec cette technique, c'est l'opération inverse du fusible qui est réalisée. On ne coupe pas une liaison, mais on l'établit. L'anti-fusible isole deux lignes métalliques placées sur deux niveaux différents grâce à une fine couche d'oxyde de silicium. Si on applique une impulsion élevée 245

4 ( 2V) calibrée en temps (moins de 5 ms), la couche d'oxyde est trouée et les deux lignes se retrouvent en contact. La résistance entre les deux lignes passe alors de 00 MΩ à 00Ω. L anti-fusible occupe une faible surface de silicium mais comme pour la technique du fusible, le boîtier n'est programmable qu'une seule fois par l'utilisateur Interconnexion par cellule mémoire La liaison entre les deux lignes peut être effectuée avec les cellules mémoires courantes (à l exception de la cellule DRAM). On trouve donc des PLD basés sur les technologies fusibles, EPROM, E 2 PROM, flash EEPROM et SRAM. Mais en fait, les trois technologies les plus utilisées aujourd hui pour réaliser des PAL, des EPLD et des FPGA sont l EEPROM (flash ou non), la SRAM et l anti-fusible. 5.3 Les circuits full custom Les circuits intégrés appelés full-custom ont comme particularité de posséder une architecture dédiée à chaque application et sont donc complètement définis par les concepteurs. La fabrication nécessite la définition de l'ensemble des masques pour la réalisation. Les temps de fabrication de ces masques et de production des circuits sont de ce fait assez long. Ces circuits sont ainsi appropriés pour des séries moyennes ou grandes. L'avantage du circuit full-custom réside dans la possibilité d'avoir un circuit ayant les fonctionnalités strictement nécessaires à la réalisation des objectifs de l'application. Parmi les circuits full-custom, on distingue : les circuits à la demande, les circuits à base de cellules. 246

5 5.3. Les circuits à la demande Ces circuits sont directement conçus et fabriqués par les fondeurs. Ils sont spécifiques car ils répondent à l'expression d'un besoin pour une application particulière. Le demandeur utilise le fondeur comme un sous-traitant pour la conception et la réalisation et n'intervient que pour exprimer le besoin. Ces circuits spécifiques utilisent au mieux la puce de silicium. Chaque circuit conçu et fabriqué de cette manière doit être produit en très grande quantité pour amortir les coûts de conception Les circuits à base de cellules Les circuits à base de cellules (CBIC : Cell Based Integrated Circuit) permettent des complexités d'intégration allant jusqu'au million de portes. Dans cette catégorie de circuits, on distingue les circuits à base de cellules précaractérisées et les circuits à base de cellules compilées les cellules précaractérisées Les cellules précaractérisées sont des entités logiques plus ou moins complexes. Il peut s'agir de cellules de base (portes, bascules, etc.) mais aussi de cellules mémoires (ROM, RAM) ou encore de sous-systèmes numériques complexes (UART, coeur de microprocesseur, PLA,...). Toutes ces cellules ont été implantées et caractérisées au niveau physique (d'où la notion de cellules précaractérisées) par le fondeur. La fonctionnalité globale de l'application à réaliser s'obtient en choisissant les cellules appropriées dans une bibliothèque fournie par le fondeur. Sur le plan topologique, 2 types de cellules précaractérisées existent : les cellules de hauteur fixe et de largeur variable, les cellules de hauteur et de largeur variables. Dans le premier cas, l'association des cellules permet de définir des canaux pour les interconnexions ; le routage alors est simplifié. Dans le second cas, les canaux ne sont pas bien délimités, ce qui complique le placement-routage Les circuits à base de cellules compilées Les circuits à base de cellules compilées sont en fait basés sur l'utilisation de cellules précaractérisées. A la différence des circuits précaractérisés, les cellules ne sont pas utilisables directement mais au travers de modules paramètrables ou modules génériques. Chaque module est créé par la juxtaposition de n cellules de même type. La différence entre 247

6 circuits précaractérisés et circuits compilés provient essentiellement de l'outil utilisé pour générer les dessins des masques de fabrication. Ces outils sont appelés des compilateurs de silicium. 5.4 Les circuits semi-custom Dans la famille des circuits semi-custom, on distingue deux groupes : les circuits prédiffusés, les circuits programmables Les circuits prédiffusés Parmi les circuits prédiffusés, on distingue les prédiffusés classiques (ou "gate-array") et les réseaux mer-de-portes ("sea of gates") Les circuits prédiffusés classiques Les circuits prédiffusés classiques possèdent une architecture interne fixe qui consiste, dans la plupart des cas, en des rangées de portes séparées par des canaux d'interconnexion. L'implantation de l'application se fait en définissant les masques d'interconnexion pour la phase finale de fabrication. Ces masques d'interconnexion permettent d'établir des liaisons entre les portes et les plots d'entrées/sorties. Alors que pour un circuit standard ou "fullcustom" à 5 masques particuliers sont nécessaires, la fabrication des prédiffusés ne nécessite que la définition des 3 derniers masques pour chaque application ; les autres masques définissant l'architecture sont fixes. Cette technique permet de diminuer les délais car les réseaux prédiffusés sont fabriqués au préalable ; seule manque la couche d'interconnexion qui va particulariser chaque circuit. Par contre, les portes non utilisées sont perdues. Cette méthode est moins efficace qu'un full-custom en terme d'utilisation de la surface de silicium. Les circuits prédiffusés classiques intègrent de à portes logiques et sont intéressants pour des grandes séries. Pour des prototypes ou de petites séries, ils sont progressivement abandonnés au profit des circuits programmables à haute densité d'intégration, comme les FPGA. En effet, ceux-ci ont l'avantage indéniable d être programmable sur site, c'est-à-dire sans faire appel au fondeur. La figure suivante donne un exemple de structure pour un prédiffusé classique. Les cellules internes sont de taille fixe et organisées en rangées ou colonnes séparées par les canaux d'interconnexion. 248

7 Les circuits mer-de-portes Contrairement aux prédiffusés classiques, les circuits mer-de-portes ne possèdent pas de canaux d'interconnexion, ce qui permet d'intégrer plus d'éléments logiques pour une surface donnée. Les portes peuvent servir, soit comme cellules logiques, soit comme interconnexions. En fait, si ces circuits possèdent la structure logique équivalente à portes, pratiquement, le nombre moyen de portes utilisables est de l'ordre de 00000, ce qui donne un taux d'utilisation de 40% à 50%. En effet, si les canaux d'interconnexion ne sont pas imposés ils sont néanmoins nécessaires. Le gain des structures mer-de-portes est réalisé parce que ces interconnexions ne sont pas imposées par l'architecture. En pratique, le taux d'utilisation dépasse rarement 75% Les circuits programmables Tous les circuits spécifiques détaillés jusqu'à présent ont un point commun ; il est nécessaire de passer par un fondeur pour réaliser les circuit, ce qui introduit un délai de quelques mois dans le processus de conception. Cet inconvénient a conduit les fabricants à proposer des circuits programmables par l'utilisateur (sans passage par le fondeur) qui sont devenus au fil des années, de plus en plus évolués. Rassemblés sous le terme générique PLD, les circuits programmables par l'utilisateur se décomposent en deux familles :. les PROM, les PLA, les PAL et les EPLD, 2. les FPGA. 249

8 PLD (Circuit logique programmable) PROM PLA ou PAL (bipolaire non effaçable) PLD effaçable (circuit logique effaçable) FPGA (réseaux de portes programmables) PAL CMOS ou GAL EPLD ou CPLD FPGA de type RAM FPGA à anti-fusibles Les PROM Nous allons voir dans ce paragraphe la PROM sous l angle de la réalisation d une fonction logique. Même si elle n est plus utilisée pour cela aujourd hui, elle est à la base de la famille de PLA, des PAL et des EPLD. Convention de notation Afin de présenter des schémas clairs et précis, il est utile d'adopter une convention de notation concernant les connexions à fusibles. Les deux figures suivantes représentent la fonction ET à 3 entrées. La figure b) n'est qu'une version simplifiée du schéma de la figure a). a b c a.b.c a b c a.b.c a) b) Un exemple de notation est donné sur la figure ci-contre. La fonction réalisée est S = (a. c) + (b. d). Une croix, à une intersection, indique la présence d'une connexion à fusible non claqué. L'absence de croix signifie que le fusible est claqué. La liaison entre la ligne 250

9 horizontale et verticale est rompue. La sortie S réalise une fonction OU des 2 termes produits (a.c) et (b.d). a b c d S Les premiers circuits programmables apparus sur le marché sont les PROM bipolaires à fusibles. Cette mémoire est l'association d'un réseau de ET fixes, réalisant le décodage d'adresse, et d'un réseau de OU programmables, réalisant le plan mémoire proprement dit. On peut facilement comprendre que, outre le stockage de données qui est sa fonction première, cette mémoire puisse être utilisée en tant que circuit logique. La figure ci-dessous représente la structure logique d'une PROM bipolaire à fusibles. 25

10 Chaque sortie Oi peut réaliser une fonction OU de 6 termes produits de certaines combinaisons des 4 variables A, B, C et D. Avec les PROM, les fonctions logiques programmées sont spécifiées par les tables de vérités. Le temps de propagation est indépendant de la fonction implantée Les PLA Le concept du PLA a été développé il y a plus de 20 ans. Il reprend la technique des fusibles des PROM bipolaires. La programmation consiste à faire sauter les fusibles pour réaliser la fonction logique de son choix. La structure des PLA est une évolution des PROM bipolaires. Elle est constituée d'un réseau de ET programmables et d'un réseau de OU programmables. Sa structure logique est la suivante : Chaque sortie O i peut réaliser une fonction OU de 6 termes produits des 4 variables A, B, C et D. Avec cette structure, on peut implémenter n'importe quelle fonction logique combinatoire. Ces circuits sont évidemment très souples d'emploi, mais ils sont plus difficiles à utiliser que les PROM. Statistiquement, il s'avère inutile d'avoir autant de possibilité de programmation, d'autant que les fusibles prennent beaucoup de place sur le silicium. Ce type 252

11 de circuit n'a pas réussi à pénétrer le marché des circuits programmables. La demande s'est plutôt orientée vers les circuits PAL Les PAL Contrairement aux PLA, les PAL (Programmable Array Logic) imposent un réseau de OU fixes et un réseau de ET programmables. La technologie employée est la même que pour les PLA. La figure qui suit représente la structure logique d'un PAL où chaque sortie intègre 4 termes produits de 4 variables. L'architecture du PAL a été conçue à partir d'observations indiquant qu'une grande partie des fonctions logiques ne requiert que quelques termes produits par sortie. L'avantage de cette architecture est l'augmentation de la vitesse par rapport aux PLA. En effet, comme le nombre de connexions est diminué, la longueur des lignes d'interconnexion est réduite. Le temps de propagation entre une entrée et une sortie est par conséquent réduit. En revanche, il arrive qu'une fonction logique ne puisse être implantée, car une sortie particulière n'a pas assez de termes produits. Prendre un boîtier plus gros, peut être 253

12 préjudiciable en terme de rapidité, le temps de propagation étant proportionnel à la longueur des lignes d'interconnexion du réseau de ET et donc au nombre d entrées. Pour remédier à cette limitation, il a fallu modifier les entrées/sorties du circuit. Le PAL possède toujours des entrées simples sur le réseau de ET programmables, mais aussi des broches spéciales (voir figure ci-dessous) qui peuvent être programmées : en entrée simple en faisant passer le buffer de sortie trois états en haute impédance, en sortie réinjectée sur le réseau de ET. Cela permet d augmenter le nombre de termes produits disponibles sur les autres sorties. Les structures présentées jusqu'à maintenant ne font intervenir que de la logique combinatoire. Les architectures des PAL ont évolué vers les PAL à registres. Dans ces PAL, la sortie du réseau de fusibles aboutit sur l'entrée d'une bascule D. La sortie Q peut aller vers une sortie, la sortie Q étant réinjectée sur le réseau via un inverseur/non inverseur. Avec cette structure, la sortie ne peut être utilisée comme entrée sur le réseau. L'exemple d'un PAL à registres 6R8 est donné à la page suivante. Il implémente 8 termes produits de 6 variables par sortie. D'après la notation employée par les fabricants, la référence 6R8 signifie : 6 : nombre d'entrées au niveau du réseau de ET. R : PAL à registres. 8 : nombre de sorties. Les plus gros PAL standards sont les 20R8 et 20L8. 254

13 Le PAL versatile (polyvalent), dont le membre le plus connu est le 22V0, présente une évolution des PAL vers les circuits logiques programmables de plus haut niveau. En effet, ils continuent de respecter le principe de fonctionnement énoncé précédemment, mais ils utilisent une structure de cellule de sortie qui s apparente à un EPLD. D'après la figure suivante, on remarque que la cellule de sortie dispose d'une bascule D pré-positionnable associée à deux multiplexeurs programmables. Les connexions S0 et S sont réalisées grâce à des fusibles internes. 255

14 Cette sortie peut adopter plusieurs configurations (d où le terme polyvalent), le 22V0 pouvant donc être utilisé à la place de tous les PAL bipolaires classiques: sortie combinatoire active au niveau bas, sortie combinatoire active au niveau haut, sortie registre active au niveau bas, sortie registre active au niveau haut. Les premiers PAL pouvaient être assez facilement programmés à la main. Toutefois, la réalisation de fonctions complexes est devenue rapidement inextricable. Des logiciels de développement sont donc apparus afin de faciliter ce travail. Il en existe de nombreux, les plus connus étant PALASM (société AMD) et ABEL (société DataIO). Au-delà d un certain niveau de complexité, l utilisation de leur simulateur intégré permet une mise au point rapide de la fonction à réaliser. Tous les PAL disposent d'un fusible ou bit de sécurité. Ce fusible, une fois claqué, interdit la relecture d'un composant déjà programmé. En effet, il arrive que des entreprises indélicates soient tentées de copier les PAL développés par leurs concurrents. Un des inconvénients des circuits bipolaires à fusibles, est qu'ils ne peuvent pas être testés à la sortie de l'usine. Pour tester leur fonctionnement, il faudrait en effet claquer les fusibles, ce qui interdirait toute programmation ultérieure. A l'origine, les premiers PAL étaient bipolaires puisqu'ils utilisaient la même technologie que les PROM bipolaires à fusibles. Il existe maintenant des PAL en technologie CMOS (appelés GAL (Generic Array Logic) par certains fabricants), programmables et effaçables électriquement, utilisant la même technologie que les mémoires EEPROM. Comme ils sont en technologie CMOS, ils consomment beaucoup moins, en statique, que les PAL bipolaires de complexité équivalente. 256

15 Les EPLD Les EPLD (Erasable Programmable logic Device) sont des circuits programmables électriquement et effaçables, soit par exposition aux UV pour les plus anciens, soit électriquement. Ces circuits, développés en premier par la firme ALTERA, sont arrivés sur le marché en 985. Les EPLD sont une évolution importante des PAL CMOS. Ils sont basés sur le même principe pour la réalisation des fonctions logiques de base. Les procédés physiques d'intégration permis par les EPLD sont nettement plus importants que ceux autorisés par les PAL CMOS. En effet, les plus gros EPLD actuellement commercialisés intègrent jusqu'à portes logiques dont 2000 sont réellement accessibles à l'utilisateur. On peut ainsi loger dans un seul boîtier, l'équivalent d'un schéma logique utilisant jusqu'à 50 à 00 PAL classiques. Comme les PAL CMOS, les EPLD font appel à la notion de macro-cellule qui permet, par programmation, de réaliser de nombreuses fonctions logiques combinatoires ou séquentielles. Le schéma type de la macro-cellule de base d'un EPLD est présenté ci-dessous. On remarque que le réseau logique est composé de 3 sous ensembles : le réseau des signaux d'entrées provenant des broches d'entrées du circuit, le réseau des signaux des broches d'entrées/sorties du circuit, le réseau des signaux provenant des autres macro-cellules. 257

16 Outre la logique combinatoire, la macro-cellule possède une bascule configurable ( bascule D, T, RS ou JK). Cette bascule peut être désactivée par programmation d un multiplexeur. Le signal d'horloge peut être commun à toutes les macro-cellules, ou bien provenir d'une autre macro-cellule via le réseau logique. Quelque soit la famille d'epld, la fonctionnalité de la macro-cellule ne change guère. En revanche, plus la taille des circuits augmente, plus les possibilités d'interconnexions et le nombre de macro-cellules augmentent. On voit ci-dessous la structure d un EPLD de la famille MAX 5000 d ALTERA 258

17 Il existe plusieurs types d'epld en technologie CMOS : Les circuits programmables électriquement et non effaçables. Ce sont les EPLD de type OTP (One Time Programmable). Les circuits programmables électriquement et effaçables aux UV. Les circuits programmables électriquement et effaçables électriquement dans un programmateur. Les circuits programmables électriquement et effaçables électriquement sur la carte (ISP : In Situ Programmable), utilisant une tension unique de 5 V. Les plus rapides des EPLD ont des temps de propagation (entrée vers sortie sans registre) de l'ordre de 2 ns. En revanche, comme ils sont en technologie CMOS, leur consommation croît avec l'augmentation de la fréquence de fonctionnement. Le taux d'utilisation des ressources d'un EPLD dépasse rarement 80 %. Avec les EPLD, il est possible de prédire la fréquence de travail maximale d'une fonction logique, avant son implémentation. On rencontre parfois le terme CPLD (Complex Programmable Logic Device). Ce terme est généralement utilisé pour désigner des EPLD ayant un fort taux d'intégration Les FPGA Lancé sur le marché en 984 par la firme XILINX, le FPGA (Field Programmable Logic Device) est un circuit prédiffusé programmable. Le concept du FPGA est basé sur l'utilisation d'un multiplexeur comme élément combinatoire de la cellule de base. La figure suivante représente la cellule type de base d'un FPGA. Elle comprend un multiplexeur 8 vers permettant de réaliser n importe quelle fonction logique combinatoire de 4 variables (appelé LUT : Look Up Table ou encore générateur de fonction). La bascule D permet la réalisation de fonctions logiques séquentielles. La configuration du multiplexeur 2 vers de sortie autorise la sélection des deux types de fonction. D0 D D2 D3 D4 D5 D6 D7 DATA S0 S S2 D Q C QN D0 D S O S0 S S2 clock select 259

18 Les cellules de base d'un FPGA sont disposées en rangées et en colonnes. Des lignes d'interconnexions programmables traversent le circuit, horizontalement et verticalement, entre les diverses cellules. Ces lignes d'interconnexions permettent de relier les cellules entre elles, et avec les plots d'entrées/sorties. Les connexions programmables sur ces lignes sont réalisées par des transistors MOS dont l'état est contrôlé par des cellules mémoires SRAM. Ainsi, toute la configuration d'un FPGA est contenue dans des cellules SRAM. Contrairement aux EPLD, on ne peut pas prédire la fréquence de travail maximale d'une fonction logique, avant son implémentation. En effet, cela dépend fortement du résultat de l'étape de placement-routage. Tous les FPGA sont fabriqués en technologie CMOS, les plus gros d'entre eux intègrent jusqu'à portes logiques utilisables. Il faut noter que la surface de silicium d'un FPGA est utilisée au 2/3 pour les interconnexions et au /3 pour les fonctions logiques. Le taux d'utilisation global des ressources ne dépasse pas 80 %. Par rapport aux prédiffusés classiques, les interconnexions programmables introduisent des délais plus grands que la métallisation. Par contre, les cellules logiques fonctionnent à la même vitesse. Pour minimiser les délais de propagation dans un FPGA, il faut donc réduire le nombre de cellules logiques utilisées pour réaliser une fonction. Par conséquent, les cellules logiques d un FPGA sont plus complexes que celles d un prédiffusé Les FPGA à anti-fusibles Commercialisés à partir de 990, ce FPGA, programmable une seule fois, est basé sur la technologie des interconnexions à anti-fusibles. Sa structure s'apparente à celle d'un prédiffusé mer-de-portes, c'est-à-dire qu'il dispose de cellules élémentaires organisées en rangées et en colonnes. Les lignes d'interconnexions programmables traversent le circuit, horizontalement et verticalement, entre les diverses cellules. La technologie à anti-fusibles permet de réduire considérablement la surface prise par les interconnexions programmables, par rapport aux interconnexions à base de SRAM. La cellule élémentaire diffère d'un fabricant à un autre, mais elle est généralement composée de quelque portes logiques. Le nombre de ces cellules est généralement très important. 260

19 Alors que le FPGA SRAM est utilisé pour des prototypes ou des petites séries, le FPGA à anti-fusibles est destiné pour des plus grandes séries, en raison de son coût de fabrication moins élevé. Il est généralement conçu avec des outils de synthèse de type VHDL Conclusion Le tableau suivant donne les caractéristiques principales de 4 circuits programmables par l'utilisateur. Référence AmPAL22V0 EPM7256E XC4025E A54SX32 Fabricant AMD ALTERA XILINX ACTEL Type PAL EPLD FPGA FPGA mer-deportes Technologie bipolaire à fusibles EEPROM CMOS SRAM CMOS anti-fusibles nombre de I/O I = 22 max O = 0 max 64 I/O max 256 I/O max 249 I/O max nombre de portes 500 portes portes portes portes nombre de cellules cellule 256 cellules 024 cellules cellules Pour éclaircir les idées, on peut classer les circuits numériques spécifiques à une application suivant l'architecture du circuit. C'est-à-dire quels sont le ou les constituants de base mis à la disposition de l'utilisateur et quelles sont les possibilités d'interconnexion de ces constituants et par quelle technique? On parle en général de la «granularité» de l'architecture. La figure suivante reprend la classification des circuits spécifiques à une application suivant leur architecture. 26

20 5.5 Implémentation Les PLD et les prédiffusés sont des circuits spécifiques dont les puces de silicium ont déjà des cellules implantées. Durant l'étape d'implémentation, il faut résoudre les problèmes du placement de la logique dans les cellules de base puis des interconnexions. L'implémentation est réalisée une fois la saisie du design terminée. Le design peut être entré, soit graphiquement (schématique), soit sous forme de langages de programmation (VHDL, équations booléennes,...). Les étapes de l'implémentation sont : 262

21 . La translation. L'étape de translation consiste à établir une liste d'interconnexions, appelée netlist, à partir du design. Cette netlist est un fichier texte qui répertorie toutes les fonctions logiques de base ainsi que leurs interconnexions. 2. L'optimisation. L'étape d'optimisation reprend la netlist pour éliminer les portes inutiles et la logique redondante. 3. Le partitionnement. Le design, une fois optimisé, est partitionné en blocs logiques pouvant être implémenté dans les cellules de base du circuit spécifique. 4. Le placement-routage. Le placement détermine la position de chaque bloc logique partitionné à l'intérieur du circuit spécifique. Les algorithmes de placement fonctionnent par itérations. Ils essaient de réaliser le meilleur placement possible, c'est-à-dire qu'ils regroupent dans une même zone du circuit une fonction nécessitant plusieurs cellules de base, ceci afin de limiter les temps de propagation. Cependant, le résultat du placement n'est pas toujours idéal, principalement dans le cas des FPGA. Il est souvent nécessaire de placer manuellement une partie du design (c'est le «Floorplanning»). Une fois la phase de placement terminée, l'étape de routage doit être effectuée. Elle utilise les ressources de routage du circuit pour réaliser les interconnexions entre les différentes cellules et les broches d'entrée/sortie. Après l'étape de placement-routage, l'implémentation est terminée ; le circuit spécifique peut être programmé à partir d'un fichier binaire de configuration obtenu. 5.6 Comparaison entre les FPGA et les autres circuits spécifiques La comparaison et donc le choix entre les différentes technologies est une étape délicate car elle conditionne la conception mais aussi toute l évolution du produit à concevoir. De plus, elle détermine le coût de la réalisation et donc la rentabilité économique du produit. Généralement, les quantités à produire imposent leurs conditions de rentabilité, dans le domaine du grand public par exemple. Par contre, dans le matériel professionnel, toutes les options sont ouvertes. Il faut établir un rapport coût / souplesse d utilisation le plus souvent avec des données partielles (pour les quantités à produire par exemple). Nous allons nous contenter dans ce paragraphe de comparer ce qui est comparable (PLD / ASIC, EPLD / FPGA) et de donner une méthode de calcul des coûts des familles ASIC et PLD Comparaison entre les PLD et les ASIC. Un premier choix doit être fait entre les ASIC et les PLD. Les avantages des PLD par rapport aux ASIC sont les suivants : 263

22 ils sont entièrement programmables par l'utilisateur, Ils sont généralement reprogrammables dans l'application, ce qui facilite la mise au point et garantit la possibilité d'évolution, les délais de conception sont réduits, il n'y a pas de passage chez le fondeur. En revanche, les inconvénients des PLD par rapport aux ASIC sont les suivants : ils sont moins performant en terme de vitesse de fonctionnement (d un facteur 2 à 3), le taux d'intégration est moins élevé (d un facteur 0 environ), les ressources d'interconnexion utilisent en général les 2/3 de la surface de silicium. De plus, le coût de l ASIC est beaucoup plus faible que le coût du PLD (quoique les choses évoluent très rapidement dans ce domaine, notamment dans la compétition entre FPGA et prédiffusés). Au delà d une certaine quantité, l ASIC est forcement plus rentable que le PLD. Toute la question est donc de savoir quelle est cette quantité? Comparaison entre les FPGA et les EPLD Si un PLD est choisi, il faut savoir si on doit utiliser un EPLD ou un FPGA. Les avantages des FPGA par rapport aux EPLD sont les suivants : le taux d'utilisation des ressources peut atteindre 80 %, ce qui est meilleur qu'un EPLD, ils consomment moins à fonctionnalité identique ( < 0 ma par 000 portes), les fonctions réalisables sont plus complexes. Les inconvénients des FPGA par rapport aux EPLD sont les suivants : les EPLD sont plus performants pour certaines fonctions arithmétiques rapides, les fréquences de fonctionnement sont variables suivant la méthode de placement routage retenue. Les EPLD ont des fréquences de travail "prédictibles". En fait, le domaine d'utilisation des FPGA est celui des prédiffusés, par exemple les fonctions logiques ou arithmétiques complexes ou le traitement du signal. Le domaine d'utilisation des EPLD est plutôt celui des PAL, par exemple les machines d'état complexes. Il est à noter qu'un marché important des PAL et des EPLD est la correction des erreurs de conception dans les ASIC afin d'éviter un aller-retour coûteux chez le fondeur. 264

23 5.6.3 Seuil de rentabilité entre un FPGA et un ASIC Avec un taux d'intégration de plus en plus important, les FPGA deviennent très intéressants pour des productions en série par rapport aux ASIC. La question qui se pose au concepteur est la suivante : combien d'unités doit on produire, pour que l'asic soit plus rentable que le FPGA? Le facteur principal qui détermine le coût d un circuit intégré est la surface de la puce ou encore le nombre de puces que l on peut fabriquer sur une tranche de silicium. On travaille aujourd hui avec des tranches de 200 mm de diamètre et le plus grosses puces sont de dimension 20x20 mm. Deux éléments peuvent fixer la taille de la puce : le nombre de portes utilisées pour réaliser la fonction logique et le nombre d entrées-sorties. Jusqu'à la technologie 0.5 μm, c est la fonction logique qui détermine la taille de la puce et donc son prix. C est la raison pour laquelle, à fonctionnalité identique, le circuit full-custom est le moins cher alors que le PLD est le plus coûteux à produire. Mais avec des circuits de plusieurs centaines de broches, la taille de la puce tend à être fixée de plus en plus par les E/S et les différences de prix s estompent (notamment entre les FPGA et les prédiffusés). Sans entrer dans les détails, une analyse rapide peut donner un ordre de grandeur du seuil de rentabilité entre un FPGA et un ASIC. Prenons comme exemple un boîtier de portes. L'étude se base sur des données fournies par la société d'études de marché DATAQUEST en 995. La formule de base du seuil de rentabilité est la suivante : seuil de rentabilité = NRE + (développement et outils) + ( X unités * prix à l'unité) Les NRE (Non Recurring Expenses) sont les frais fixes de mises en œuvre. On obtient pour les ASIC et les FPGA les deux formules suivantes : ASIC = $ (NRE) + $ (développement et outils) + ( X unités * $3) FPGA = 0 NRE + $ (développement et outils) + ( X unités * $79) Il n'y a pas de NRE pour un FPGA. Les NRE sont imputés à chaque fois que l'on fait appel à un fondeur. A partir des 2 équations ci-dessus, le seuil de rentabilité est atteint pour

24 unités. Le FPGA devient plus cher à produire qu'un ASIC au delà de 96 unités. En fait, il existe d'autres facteurs qui influent grandement sur le seuil de rentabilité : Le «time to market» (temps de mise sur le marché). C'est le temps écoulé entre le début de l'étude et la phase de production. Prendre du retard sur le lancement d'un produit sur le marché, en raison d'un cycle de développement et de mise au point trop long, a des effets négatifs en terme de rentabilité. Le cycle moyen de développement d'un FPGA est de semaines, il passe à 32 semaines pour un ASIC. La correction des erreurs. Environ 30 % des ASIC retournent chez le fondeur pour des modifications ( % sont des erreurs du fondeur et 9 % sont des modifications du design). Ce nouveau cycle de développement introduit un délai supplémentaire de 2 semaines. Pour un FPGA, une modification du design est très rapide, et n'apporte pratiquement pas de surcoût. Les FPGA masqués. Les interconnexions programmables de ces FPGA sont remplacés par des interconnexions fixes chez le fabricant (séries Hardwire chez Xilinx par exmple). Le circuit n'est alors plus reprogrammable. Ils sont compatibles, broche à broche, avec les FPGA programmables du même fabricant mais ils sont environ 50 % moins chers, les NRE étant beaucoup moins élevés que pour les ASIC. La méthode consiste à développer le prototype avec un FPGA programmable puis à envoyer le fichier de configuration final chez le fondeur. Celui-ci produit les FPGA Hardwire avec la configuration souhaitée mais il y a une quantité minimum de quelques milliers d unités à commander. Les chiffres permettant de quantifier les seuils de rentabilité entre les familles de circuits sont difficiles à obtenir et parfois hautement subjectifs. Les ordres de grandeur des seuils de rentabilité sont les suivants : jusqu'à 5000 pièces entre 5000 et entre et plus de PLD prédiffusé précaractérisé full-custom Il est important de noter qu il existe une nette tendance visant à remplacer le prédiffusé par le FPGA, certains fabricants (comme Xilinx) prétendant commercialiser des FPGA moins cher que des prédiffusés pour des quantité de pièces. Il est difficile d avoir une opinion tranchée car les deux familles évoluent très rapidement. 266

25 5.7 Exercices Exercice 5. Soit le PAL ci-dessous : On désire implémenter, à l'aide de ce circuit, les fonctions suivantes : O 3 = A.B.C.D, O 2 = A+B+C+D, O = A.B.C.D et O 0 = A B C.. Quels sont les caractéristiques des fonctions que l'on peut réaliser avec ce PAL (nombre de termes produits)? 2. Une croix représente un fusible non-claqué. Supprimer les croix nécessaires afin de réaliser les fonctions souhaitées. Exercice 5.2 On désire réaliser un convertisseur code BCD code Gray à 4 entrées. 267

26 . Donner la table de vérité du système. 2. Simplifier les équations logiques à l aide des tableaux de Karnaugh. 3. On souhaite utiliser le PAL dont le schéma se trouve à l'exercice 25.. Supprimer les croix nécessaires afin de réaliser les fonctions souhaitées. Exercice 5.3 On souhaite réaliser un comparateur travaillant sur deux bits. Il possède deux entrées sur deux bits appelées AB et CD et 4 sorties : AB = CD (EQ), AB CD (NE), AB < CD (LT) et AB > CD (GT).. Donner la table de vérité du circuit. 2. Simplifier les équations logiques à l aide des tableaux de Karnaugh. 3. On souhaite utiliser le PAL dont le schéma se trouve à l'exercice 25.. Supprimer les croix nécessaires afin de réaliser les fonctions souhaitées. Exercice 5.4 On souhaite réaliser un décodeur héxadécimal pour afficheur 7 segments suivant le schéma (les LED réalisant l afficheur sont allumées si la cathode est à 0 V) : C 0 C 5 C 6 C C 4 C 3 C 2 C 0 C C 2 C 3 C 4 C 5 C 6 TA (test afficheur) EA (extinction afficheur) Convertisseur Héxa -7 segments D 3 D 2 D D 0. Donner la table de vérité du circuit. 2. Simplifier les équations logiques à l aide des tableaux de Karnaugh. 3. On souhaite utiliser un PAL 6L8 (voir schéma ci-après). Quelles sont ses caractéristiques? 4. Placer les croix nécessaires sur le schéma suivant afin de réaliser les fonctions souhaitées. 268

27 Exercice 5.5 On souhaite réaliser un registre à décalage universel 8 bits (en fait, il s'agit d'une rotation à gauche). Il possède 3 entrées de contrôle S 2, S et S 0 indiquant le nombre de décalage à gauche à effectuer sur les bits de données D 7, D 6,..., D 0. La donnée décalée à gauche est disponible sur les sorties O 7, O 6,..., O 0.. Donner la table de vérité du circuit. 269

28 2. Donner les équations logiques des sorties. 3. On souhaite utiliser un PAL 20R8 (voir schéma ci-dessous). Quelles sont ses caractéristiques? 4. Placer les croix nécessaires sur le schéma afin de réaliser les fonctions souhaitées. 270

29 6. Conversion analogique/numérique Les systèmes de traitement numérique acceptent en entrée et restituent des grandeurs physiques qui évoluent le plus souvent de manière analogique. On peut parfois capter ou restituer directement ces grandeurs en numérique (comme par exemple dans le cas d une caméra CCD ou d un écran plat LCD) mais il faut généralement convertir le signal analogique d entrée en signal numérique puis convertir après traitement le signal numérique en signal analogique. Ce paragraphe va traiter des circuits assurant ces conversions. 6. Principes fondamentaux 6.. Introduction Malgré les nombreuses possibilités d utilisation des convertisseurs, on peut établir le schéma typique d une chaîne de traitement de l information. Entrée analogique Conversion analogique/numérique Sortie analogique Filtre passe-bas anti-repliement Echantillonnage Quantification Traitement numérique Conversion numérique/ analogique Filtre passe-bas de lissage On trouve toujours dans une telle chaîne trois opérations principales : Le passage du signal analogique au signal numérique, c est-à-dire le filtrage passe-bas anti-repliement, l échantillonnage et la quantification. Les deux dernières étapes forment la conversion analogique/numérique. Le traitement numérique. Le passage du signal numérique au signal analogique, c est-à-dire la conversion analogique/numérique et le filtrage passe-bas de lissage. Cette chaîne conduit à définir trois types de signaux :. Le signal analogique. C est un signal dont l amplitude varie de manière continue en fonction du temps. 2. Le signal échantillonné. C est un signal dont l amplitude varie de manière discontinue avec le temps. Son amplitude est égale à celle du signal analogique à tous les instants n.te et vaut 0 ailleurs. Ce signal est donc constitué d une suite d échantillons espacés de Te, la période d échantillonnage. 27

30 amplitude Signal analogique Signal échantillonné -Te 0 Te 2Te 3Te 4Te 5Te 6Te 7Te 8Te 9Te temps 3. Le signal quantifié (ou signal numérique). L amplitude de chaque échantillon du signal précédent est un nombre réel de précision infini (par exemple, volts). Pour pouvoir traiter un échantillon en numérique, il faut commettre une approximation sur son amplitude pour pouvoir utiliser un nombre fini de bits. C est la quantification. Le signal quantifié est converti par exemple sur 8 bits, ce qui signifie que chaque échantillon réel est codé avec 8 bits. Le signal numérique est donc une suite de nombres binaires codés sur 8 bits qui représente le signal analogique de départ. Tout le problème est de savoir sous quelles conditions le signal numérique représente fidèlement le signal analogique Echantillonnage La première question qui se pose est la valeur de la fréquence d échantillonnage Fe. Plaçonsnous dans le cas suivant : Signal analogique d entrée Convertisseur analogique/numérique CAN N bits Convertisseur numérique/analogique CNA Signal analogique restitué Fe = Fréquence d échantillonnage 272

31 Le théorème de Shannon dit que, pour que le signal analogique restitué soit identique au signal analogique d entrée (avec des convertisseurs parfaits), il est nécessaire que : Fe > 2.Fb, Fb étant la fréquence la plus élevée du signal à échantillonner. Par exemple, dans le cas d un signal sinusoïdal de fréquence khz, la fréquence d échantillonnage doit être supérieure à 2 khz pour que l on puisse récupérer le signal originel après conversion numérique/analogique. Des signaux plus complexes comme le son ou l image ont un spectre très large (voir même théoriquement infini). Il est donc nécessaire de les filtrer pour limiter la bande des fréquences qu ils occupent avant de pouvoir les échantillonner. Le filtre passe-bas utilisé pour cette opération est appelé «filtre anti-repliement» car le non respect du théorème de Shannon provoque des repliements de spectre dans le signal analogique. Par exemple, dans le cas du disque compact audio, la bande passante du son est limitée à 20 khz pour une fréquence d échantillonnage égale à 44. khz. Lorsque nous avons définit le signal échantillonné, la durée de chaque échantillon était supposée très faible (voire même nulle). Or, la valeur de l échantillon doit être maintenue suffisamment longtemps pour que la quantification puisse avoir lieu. On appelle cette opération le blocage. Le schéma suivant montre le signal en sortie d un échantillonneurbloqueur. amplitude Signal analogique Signal échantillonné-bloqué -Te 0 Te 2Te 3Te 4Te 5Te 6Te 7Te 8Te 9Te temps Le schéma synoptique d un montage échantillonneur-bloqueur (E/B) et son fonctionnement sont plutôt simples : 273

32 amplitude Vana Vech I Vana C Vech 0 Te 2Te 3Te temps I fermé, charge de C I ouvert, C reste chargé Au moment de l échantillonnage, l interrupteur I se ferme et la capacité C se charge à la valeur de l amplitude du signal analogique d entrée Vana. Après le temps nécessaire à cette charge, l interrupteur s ouvre et la valeur échantillonnée est disponible aux bornes de C pour la quantification. En fait, le fonctionnement est plus complexe à cause de l imperfection de l interrupteur analogique (Ron 0 et Roff ) et de l impédance d entrée du quantificateur (Ze ) Quantification L espace des amplitudes du signal échantillonné est divisé en intervalles qui peuvent être : De même hauteur. C est la quantification linéaire qui est utilisée dans le cas général. De hauteur différentes. On parle alors de quantification non-linéaire (en particulier en fonction de lois logarithmiques comme la loi A ou la loi μ utilisées en téléphonie pour coder avec plus de précision les amplitudes faibles que les amplitudes élevées). La valeur numérique de l échantillon à quantifier s obtient en prenant le numéro de code associé au niveau le plus proche. Les codages les plus utilisés sont le codage binaire, BCD, Gray Dans ce cours, on ne traitera que de la quantification linéaire avec codage en binaire naturel comme sur la figure suivante : 274

33 amplitude V Codes binaires Niveau de quantification Signal échantillonné-bloqué Signal quantifié 0 V Te 2Te 3Te 4Te 5Te temps L écart Δ entre deux niveaux de quantification successifs (ou encore la hauteur d un intervalle) est appelé «pas de quantification». Dans l exemple précédent, on a 8 niveaux (codage sur 3 bits) entre 0 et Volt soit 7 intervalles. Le pas de quantification est donc égal à 0.43 Volt (/7). On peut maintenant définir la fonction de transfert d un convertisseur analogique/numérique (3 bits) en plaçant l amplitude analogique du signal en abscisse et les valeurs numériques obtenues après conversion en ordonnée. Valeurs numériques 0 Δ V Vref 2Vref 3Vref 4Vref 5Vref 6Vref 7Vref Vref V codé Vanalogique 275

34 Vous noterez que l on a créé 9 niveaux analogiques compris entre 0 V et Vref afin d obtenir 8 intervalles codés de 000 à. A chaque valeur analogique à convertir est associée une valeur numérique de sortie qui correspond au niveau de quantification le plus proche. Dans cette configuration, le pas de quantification pour un convertisseur N bits est égal à : Vref Δ = [V]. N 2 La tension continue de référence Vref est égale à l amplitude maximale du signal analogique à l entrée du convertisseur. Soit un mot binaire B = b N-, b N-2, b, b 0. b N- est appelé le bit le plus significatif (MSB : Most Significant Bit) et b 0 le bit le moins significatif (LSB : Least Significant Bit). La tension analogique correspondant à la valeur numérique B est égale à : Vref b N b N 2 b N 3 b b0 Vcodé = N 2 N Prenons par exemple un codage sur 4 bits et une tension de référence de 5 V. Le pas de quantification est égal à 32.5 mv, une valeur numérique 00 correspond à une tension analogique égale à 3.25 V. La conversion analogique/numérique s effectue en considérant l appartenance de la tension d entrée à un intervalle centré sur les valeurs de Vcodé. Il y a donc naturellement une différence entre la valeur de la tension codée et la valeur du signal d entrée. C est l erreur de quantification ou erreur de conversion. Elle est aussi appelée tension de résidu. Plus la conversion est précise et plus la valeur du résidu est faible puisque : V analogique = V codé + V résidu La fonction de transfert d un convertisseur vue précédemment n est valable qu entre 0 et Vref (ou Vref/2, +Vref/2). Si la tension analogique sort de cette plage, la valeur numérique de sortie ne change plus. Les caractéristiques d un convertisseur analogique/numérique ne sont définies que sur sa plage de tension d entrée. L échantillonnage est une opération qui ne change pas la valeur du signal analogique. Par contre, la quantification introduit un bruit résultant de la différence entre la valeur analogique et la valeur numérique codée. En appliquant à l entrée du convertisseur 3 bits vu précédemment une tension variant linéairement entre 0 et Vref, ce bruit (la tension de résidu) varie selon la forme en dents de scie suivante : 276

35 Δ 2 Δ 2 erreur 0 V Vref 2Vref 3Vref 4Vref 5Vref 6Vref 7Vref Vref Vanalogique L erreur de quantification vaut au maximum la moitié du pas de quantification, c est à dire ± LSB. Ce bruit de quantification ajouté au signal analogique peut être gênant pour 2 certaines applications. En fait, il est inversement proportionnel au nombre de bits utilisés pour effectuer la conversion. Une formule couramment utilisée lie le nombre de bits au rapport signal sur bruit (SNR) de la conversion : S N V V analogique efficace [ db] = 20.log = 6.N,76 db 0 + bruit efficace Par exemple, on a généralement un SNR égal à 50 db en télévision. On doit donc utiliser un convertisseur 8 bits (6x8 +,76 50 db) pour travailler dans ce domaine. Cette formule est calculée avec une tension sinusoïdale pleine échelle (entre 0 et Vref) à l entrée du convertisseur. Il faut bien comprendre que le bruit de quantification ne dépend que du nombre de bits utilisés pour la conversion, mais pas de l amplitude du signal d entrée. Si vous n utilisez pas toute la plage disponible (la dynamique d entrée), le SNR diminue dans les mêmes proportions que le signal d entrée. Si la dynamique est par exemple de V et que le signal analogique ne fait que 500 mv crête à crête d amplitude, le SNR est divisé par 2, soit SNR = 6.N 4,24 db Reconstruction du signal analogique Théoriquement, un simple filtre passe-bas suffit pour restituer le signal après échantillonnage. La quantification impose cependant l utilisation d un convertisseur numérique/analogique (CNA) pour passer d une suite de nombres binaires à un signal similaire au signal échantillonné-bloqué vu précédemment. Le CNA doit être cadencé par une horloge de même fréquence que celle utilisée pour le CAN. Le signal suivant est obtenu en sortie du CNA : 277

36 amplitude Signal en marches d escalier -Te 0 Te 2Te 3Te 4Te 5Te 6Te 7Te 8Te 9Te temps Soit le mot binaire B = b N-, b N-2, b, b 0. L amplitude de l échantillon correspondant à B en sortie du CNA est égale à : Vref bn bn 2 bn 3 b b0 Vrestit = N 2 N On en déduit la fonction de transfert d un CNA (3 bits) : Vref Vrestituée 7Vref 8 6Vref 8 5Vref 8 4Vref 8 3Vref 8 2Vref 8 Vref 8 0 V Valeurs numériques 278

37 La tension de sortie évolue entre 0 et pas nécessairement égale à celle utilisée pour le CAN. 7.Vref, la tension continue de référence Vref n étant 8 Il reste maintenant à passer du signal en marches d escalier au signal analogique réel. Il faut pour cela passer le signal dans un filtre passe-bas appelé «filtre de lissage». Pour un signal analogique dont le spectre est compris entre 0 et Fb, la fréquence de coupure du filtre de lissage doit être égale à Fb. La sélectivité de ce filtre (comme d ailleurs celle du filtre antirepliement) doit être élevée. 6.2 Caractéristiques des convertisseurs 6.2. Introduction Le bruit de quantification est inhérent à la conversion analogique/numérique. Ce n est cependant pas la seule source d erreurs entre l entrée et la sortie de notre chaîne de traitement de l information. Les circuits convertisseurs analogique/numérique (CAN ou ADC en anglais) et convertisseurs numérique/analogique (CNA ou DAC en anglais) introduisent des distorsions supplémentaires. Le but d une conception soignée sera de minimiser ces erreurs et de se rapprocher autant que possible du rapport signal sur bruit théorique (dû à la seule quantification) Les CNA Les caractéristiques statiques (mesurées en continu) suivantes s appliquent aux CNA : La résolution est la plus petite variation de sortie induite par un changement du mot code numérique en entrée. Exprimée en pourcentage de la variation pleine échelle (%FSR : % Full Scale Range), elle est égale à x00 %FSR. Elle est aussi souvent définie comme N 2 étant le nombre de bits N utilisés pour la conversion. La précision (accuracy) tient compte de toutes les erreurs du CNA. Elle caractérise l écart maximal entre la valeur lue et la valeur vraie, rapporté à la tension pleine échelle. Elle est exprimée en LSB. L erreur de décalage (offset error) caractérise l écart entre la courbe de transfert et la courbe idéale. Elle est exprimée en LSB. 279

38 Vref Vrestituée Courbe idéale 0 V offset 000 Courbe réelle Valeurs numériques L erreur de gain (gain error) est due à la différence de pente entre la fonction de transfert du convertisseur et la courbe idéale. Cet écart est mesuré pour la valeur numérique maximale, l erreur de décalage étant compensée. Il est exprimé en LSB. Vref Vrestituée Courbe idéale Erreur de gain Courbe réelle 0 V 000 Valeurs numériques La non-linéarité différentielle (differential nonlinearity) est la différence entre le pas de quantification q et la valeur ΔV du signal de sortie réellement obtenue entre deux valeurs numériques adjacentes. ΔV est mesuré pour chaque code et on prend la valeur ΔV q maximale exprimée en LSB, les erreurs de décalage et de gain étant compensées. Vref Vrestituée Courbe idéale 0 V ΔV q Courbe réelle Valeurs numériques 280

39 La non-linéarité intégrale (integral nonlinearity) est le plus grand écart entre la fonction de transfert et la droite de conversion idéale. Elle s exprime en LSB, les erreurs de décalage et de gain étant compensées. La monotonie est une conséquence de la linéarité du CNA. Un convertisseur est monotone si un changement de valeur binaire à l entrée provoque une variation de la tension de sortie de même signe. Par exemple, l application de codes binaires croissants sur le CNA doit correspondre en sortie avec des tensions croissantes. Un convertisseur n est pas monotone si la non-linéarité différentielle est supérieure ou égale à bit ou encore si la pente de la fonction de transfert du convertisseur est négative. Vref Vrestituée Courbe idéale Courbe réelle 0 V 000 Valeurs numériques Le temps d établissement (Settling time) ou temps de conversion est le temps nécessaire au convertisseur pour répondre à une variation pleine échelle du signal. On passe du mot code 00 0 au mot code et on mesure le temps nécessaire pour que le convertisseur atteigne sa valeur finale en sortie avec une précision de ± ½ LSB. Valeur finale Vrestituée LSB 0 V Changement de code Temps d établissement temps 28

40 La fréquence de conversion (conversion rate) est le nombre maximal de conversions par seconde pour lequel les spécifications du CNA sont respectées. Les CNA rapides ont des caractéristiques dynamiques (mesurées en alternatif) telles que : la distorsion harmonique totale (total harmonic distorsion THD). Lors de la conversion d une tension sinusoïdale, des sinusoïdes parasites ayant des fréquences multiples de la fréquence fondamentale sont créées. La THD mesure, en db, le rapport entre la puissance des sinusoïdes parasites et celle de la sinusoïde principale. le rapport signal sur bruit (signal to noise ratio SNR). Par rapport à la formule théorique, cette mesure incorpore toutes les distorsions et bruits du convertisseur. le nombre effectif de bits (Effective number of bits ENOB) est calculé à partir de la mesure précédente en appliquant la formule théorique du cours. Le CNA possède aussi, comme le CAN, les caractéristiques générales d un circuit intégré comme la tension d alimentation, la consommation ou le coût ainsi que la sensibilité des caractéristiques à la tension d alimentation et à la température Les CAN Les caractéristiques du CAN ne sont valables qu à l intérieur de sa plage de tension d entrée. Certaines d entre elles sont définies de manière identique à celles du CNA avec parfois quelques variantes : La résolution d un CAN est la plus petite variation du signal d entrée qui fait changer le mot binaire en sortie. La précision (définition identique à celle du CNA). Les définitions des erreurs de décalage, de gain, de linéarité (différentielle et intégrale) ainsi que la monotonie sont identiques à celle du CNA, mais avec la fonction de transfert du CAN. Voici par exemple une erreur de gain : 282

41 Valeurs numériques Courbe idéale Erreur de gain Courbe réelle V Vref Vanalogique Le temps d établissement d un CAN est le temps nécessaire pour répondre à une variation pleine échelle du signal d entrée. La fréquence de conversion (conversion rate) est le nombre maximal de conversions par seconde supporté par le CAN. Les performances dynamiques comme la distorsion harmonique totale (total harmonic distorsion THD), le rapport signal sur bruit (signal to noise ratio SNR) ainsi que le nombre effectif de bits (Effective number of bits ENOB) sont définies de la même manière que pour le CNA. Les CAN possèdent aussi des caractéristiques qui diffèrent de celles des CNA : L erreur d hystérésis. Les tensions de transition entre les niveaux peuvent être différents selon le sens dans lequel la fonction de transfert est parcourue lors de conversions successives. Valeurs numériques V Vanalogique 283

42 Le délai d ouverture (aperture delay) ou temps d ouverture est le temps qui sépare la commande de conversion (généralement sur le front actif de l horloge) de la lecture effective de la tension analogique d entrée. La dynamique d entrée sans parasites (spurious-free dynamic range) est le rapport en db entre la tension minimale et la tension maximale discernable par un CAN. Par exemple, 2 2 pour un CAN 2 bits, la dynamique d entrée est égale à : SFDR = 20log0 = 72,2 db Problèmes technologiques Technologie employée La supériorité de la technologie CMOS s exprime pleinement dans les domaines des traitements purement numériques ou bien pour intégrer des condensateurs. Mais quand il s agit d appairer des transistors (dans le cas d un amplificateur opérationnel AOP) ou de réaliser plusieurs résistances identiques (dans le cas des convertisseurs), la technologie bipolaire reste la meilleure. La technologie BicMOS peut aussi être utilisée pour réaliser des convertisseurs puisqu elle combine les avantages des technologies bipolaires et CMOS. La technologie bipolaire est plutôt utilisée pour réaliser des CNA et CAN rapides comme les CAN modèles flash ou les CNA basés sur un réseau de résistances. La technologie CMOS est utilisée soit dans les convertisseurs lents tels que les convertisseurs à approximations successives ou bien dans des convertisseurs plus rapides basés sur des capacités comme les CAN à redistribution de charges Câblage Un CAN se présente généralement sous la forme suivante : AVCC AGND Partie analogique Vana Vref CAN Partie numérique Horl DVCC DGND données 284

43 Le circuit intégré comprend deux parties distinctes, la partie analogique et la partie numérique. On trouve en général les broches suivantes : Deux broches AVCC et AGND pour alimenter et mettre à la masse la partie analogique. Deux broches DVCC et DGND pour alimenter et mettre à la masse la partie numérique. Une entrée analogique pour la tension de référence Vref (qui peut être générée en interne). Cette tension est de l ordre de quelques volts. Une entrée numérique d horloge (c est l horloge d échantillonnage). Une entrée pour le signal analogique. Le bus de données en sortie. Les lignes d alimentation des parties analogique et numérique doivent être séparées et la tension de référence et AVCC doivent être dépourvues de bruit. Il est préférable de se reporter à la notice du constructeur pour réaliser le circuit imprimé autour du convertisseur si la fréquence d échantillonnage est supérieure au MHz. La conséquence d un câblage impropre du CAN est une diminution notable du SNR (ou de la dynamique d entrée), diminution d autant plus grande que la fréquence d échantillonnage est élevée. Un CNA se présente quand à lui sous la forme suivante : AVCC AGND Partie analogique Vref CNA Vana Partie numérique données Horl DVCC DGND Il comprend aussi deux parties distinctes, la partie analogique et la partie numérique. On trouve généralement les broches suivantes : Deux broches AVCC et AGND pour alimenter et mettre à la masse la partie analogique. Deux broches DVCC et DGND pour alimenter et mettre à la masse la partie numérique. 285

44 Une entrée analogique pour la tension de référence Vref (qui peut être générée en interne). Cette tension est de l ordre de quelques volts. Une entrée numérique d horloge (c est l horloge d échantillonnage). La sortie analogique pour le signal. Deux cas peuvent se présenter, le CNA à sortie en courant et le CNA à sortie en tension. Dans le premier cas, il faut obligatoirement mettre en sortie du circuit un amplificateur opérationnel externe pour récupérer la tension du signal alors que cet AOP est intégré au circuit dans le deuxième cas (avec une différence de prix). Le bus de données en entrée. Les données doivent être synchrones avec l horloge. Les lignes d alimentation des parties analogique et numérique doivent être séparées et la tension de référence et AVCC doivent être dépourvues de bruit. Il est préférable de se reporter à la notice du constructeur pour réaliser le circuit imprimé autour du convertisseur si la fréquence d échantillonnage est supérieure au MHz. La conséquence d un câblage impropre du CAN est une diminution notable du SNR, diminution d autant plus grande que la fréquence d échantillonnage est élevée. Cette diminution est toutefois beaucoup moins sensible que pour un CAN. 6.3 Familles de CAN 6.3. Généralités Parmi tous les fabricants de convertisseurs généralistes comme Burr-Brown, National Semiconductor, Maxim et les autres, Analog Devices est celui qui possède le catalogue le plus fourni. Même si certains fabricants spécialisés peuvent être plus performants dans un domaine particulier (par exemple Philips ou Brooktree pour la vidéo), cette société est à la pointe de la technique dans quasiment tous les domaines. C est pourquoi nous nous servirons de ses circuits comme exemples de CNA et de CAN. On trouve chez Analog Devices une très grande gamme de CAN allant de 6 à 24 bits et de quelques échantillons par seconde (SPS : Samples Per Second) à 50 MSPS (la fréquence de conversion est faible quand la résolution est élevée). Certains CAN contiennent plusieurs convertisseurs ou encore un seul convertisseur associé à un multiplexeur analogique afin de réaliser un système d acquisition multi-voies. D autres paramètres de choix sont importants, comme le nombre de tensions nécessaires pour alimenter le boîtier ainsi que la nécessité de 286

45 fournir une tension de référence externe. Le tableau suivant donne quelques exemples représentatifs de CAN : Référence Nombre Alimentation Temps de conversion Vref divers de bits (ou fréquence) interne AD V, 5 ma 660 ns non Sans E/B AD ± 5 V, 3 ma 00 KSPS oui AD ± 5 V, 3 ma 20 ms oui Sigma-delta, 2 voies AD V, 80 ma 60 MSPS oui double CAN AD V, 45 ma 50 MSPS non ECL AD V, 20 ma MSPS non 8 voies Voyons maintenant les principales techniques utilisées pour effectuer la conversion analogique/numérique. Vous noterez que l échantillonneur-bloqueur à l entrée du convertisseur n est pas toujours représenté car il n est d ailleurs pas obligatoirement présent Convertisseurs à rampe La famille des convertisseurs à rampe est parmi les plus anciennes et était utilisée pour les mesures précises de signaux variant très lentement. Elle a permis d atteindre une résolution de 20 bits mais a été supplantée par la famille des convertisseurs sigma-delta dont l étude sort du domaine de ce cours. Son principe demeure toutefois intéressant à étudier mais ne présente plus aujourd hui qu un intérêt historique. Le convertisseur simple rampe est la première version de cette architecture. La tension à convertir Ex est comparée à une rampe de tension Vr de pente connue. Quand les deux sont égales, un comparateur stoppe un compteur qui avait démarré au début de la conversion. Connaissant le temps écoulé t et la pente, on peut en déduire la valeur de la tension d entrée. 287

46 Ex comparateur sortie numérique Ex Vr t t Vr générateur de rampe RC RAZ horloge compteur RAZ horloge d échantillonnage La précision de ce montage dépend principalement de la précision de la pente, c est-à-dire de celle du générateur de rampe. Le convertisseur double rampe permet de s en affranchir. Durant la première partie de la conversion double rampe, la tension Ex est intégrée pendant un temps constant t 0. La tension intégrée Vs croit linéairement avec le temps. La seconde partie va consister à faire diminuer Vs avec une pente constante S jusqu à son retour à 0, ce qui prend un temps t. Connaissant t0, t et S, on en déduit la tension d entrée Ex. Vs pente fixe S temps fixe t 0 t t Comme c est le même intégrateur qui sert pour les deux phases, ses éléments RC n interviennent plus dans le calcul. D autres modèles plus compliqués permettent d améliorer encore la précision de la conversion (modèle triple rampe et quadruple rampe) Convertisseurs à approximations successives Cette méthode de conversion est basée sur la génération de valeurs numériques qui sont comparées à la tension analogique à convertir de façon à encadrer de plus en plus finement le résultat final (méthode par dichotomie). Pour effectuer la comparaison, il est nécessaire 288

47 d utiliser un convertisseur numérique/analogique dont les caractéristiques ne doivent pas introduire de non-linéarités qui provoqueraient des erreurs dans le résultat. Soit B = b N-, b N-2, b, b 0, la sortie numérique. La conversion commence en mettant à le MSB et à 0 les autres bits de B. Cette valeur numérique est ensuite convertie en analogique pour donner Vana, puis elle est comparée à Ex. Si Ex est inférieure à Vana, on remet le MSB à 0 sinon on le garde à. Il faut ensuite traiter successivement les autres bits de poids inférieur (mise à, puis évaluation). La conversion est finie quand le LSB a été traité. Ex comparateur horloge Registre B : sortie numérique Vana convertisseur numérique/analogique Prenons l exemple d un convertisseur 4 bits dont la plage d entrée est égale à [0, V]. La résolution est donc de 62.5 mv. Le tableau suivant décrit les différents cycles de la conversion d une tension Ex = 0.7 V. cycle B Vana [V] > Ex décision non bit reste à oui bit mis à non bit reste à non bit reste à Il y a calcul d un bit supplémentaire à chaque cycle, pour arriver au résultat final : 0. Ce type de convertisseur est lent mais peu coûteux. Son implémentation en CMOS fait appel à un à la redistribution des charges sur un réseau de capacités (voir : exercice 6.5). 289

48 L AD676 de chez Analog Devices est un exemple de convertisseur 6 bits à approximations successives (montage à redistribution de charges avec E/B intégré) réalisé en technologie BICMOS. Son diagramme de blocs est le suivant : Alimenté en 5 V et ± 2 V, il consomme typiquement 360 mw. Sa tension de référence externe peut varier entre 5 et 0 V et il dispose d un système d autocalibration interne. Il est disponible en boîtier DIP 28 broches. Ses caractéristiques principales (typiques) sont les suivantes (FSR : Full Scale Range) : paramètre résolution fréquence de conversion erreur de décalage erreur de gain non-linéarité différentielle non-linéarité intégrale temps d établissement temps d ouverture distorsion harmonique totale THD rapport signal à bruit SNR valeur 6 bits 00 KSPS %FSR %FSR le CAN est monotone ± LSB 2 μs 6 ns - 96 db 89 db Il faut encore noter que, du fait de sa structure, il faut autant de coups d horloges que de bits de résolution entre l acquisition de l échantillon et sa sortie numérique, c est-à-dire 6 cycles pour ce circuit. 290

49 6.3.4 Convertisseurs algorithmiques C est la méthode de conversion la plus utilisée en CMOS car elle est particulièrement économique. Le principe du convertisseur algorithmique à recirculation est d appliquer sur la tension à convertir Ex une suite d opérations répétitives (l algorithme) pour effectuer la conversion. Dans sa version la plus simple, la conversion se fera bit par bit en comparant Ex avec la tension de référence Vref. Selon le signe du résultat, le résidu est calculé en soustrayant ou non Vref/2. Ce résidu est ensuite considéré comme une nouvelle tension à convertir et l opération recommence. Le schéma suivant montre le schéma de principe de ce convertisseur : horloge Ex Ve E/B Vref 2 comparateur + Σ - V résidu 2 Vref 2 2.V résidu b Les étapes suivantes sont nécessaires pour assurer une conversion :. Acquisition de l échantillonneur/bloqueur, Ve = Ex. 2. Si Ve > Vref/2, alors b = sinon b = Si b =, alors V résidu = Ve Vref / 2, sinon V résidu = Ve. 4. Acquisition de l échantillonneur/bloqueur, Ve = 2.V résidu. On reprend à l étape 2. 29

50 Prenons l exemple d un convertisseur 4 bits avec Vref = 2 V et Ex = 0.6 V. Les quatre cycles suivants sont obtenus : Ve = 0.6 V < Vref / 2 BB3 = 0 V résidu = 0.6 V 2 Ve =.2 V > Vref / 2 BB2 = V résidu = 0.2 V 3 Ve = 0.4 V < Vref / 2 BB = 0 V résidu = 0.4 V 4 Ve = 0.8 V < Vref / 2 BB0 = 0 V résidu = 0.8 V Il est possible d utiliser ce principe pour effectuer la conversion de P bits à chaque cycle au lieu d un seul bit. Dans ce cas, il faut remplacer le comparateur par un CAN P bits et il faut utiliser un CNA P bits pour calculer le résidu. Il faut également remplacer la multiplication par 2 du résidu par une multiplication par 2 P. La vitesse de la conversion de cette architecture est limitée par le fait qu il faut N cycles pour arriver au résultat. Dans le montage pipeline, il n y a pas de rebouclage de 2.V résidu sur Ve au niveau du CAN élémentaire. Le schéma suivant montre la nouvelle structure d un étage sur bit. horloge CAN Ve E/B + Vref 2 Σ - V résidu 2 Vref 2 2.V résidu b Le CAN algorithmique pipeline est constitué de N étages, N étant le nombre de bits de résolution (4 bits sur le schéma suivant). Lorsque le deuxième étage effectue son calcul sur le résidu Vr du premier étage, celui-ci peut commencer à calculer une nouvelle valeur. Une fois la conversion du premier symbole S commencée, il faut attendre 4 cycles (le temps que 292

51 la valeur traverse les 4 étages) pour obtenir la valeur numérique, mais la seconde valeur numérique (correspondant au deuxième symbole S2) arrive pendant le cycle suivant (une fois que le pipeline est amorcé). H Ex E/B CAN Vr E/B CAN Vr2 E/B CAN Vr3 E/B CAN b 3 b 2 b b 0 S4 H S3 S2 S H S3 S2 S H S2 S H S registres Sortie numérique Supposons que l on envoie la séquence de symboles suivante à l entrée du montage : S, S2, S3, S4, S5. on obtient la séquence de remplissage du pipeline suivante : cycle étage étage 2 étage 3 étage 4 S X X X 2 S2 S X X 3 S3 S2 S X 4 S4 S3 S2 S 5 S5 S4 S3 S2 Chaque étage traitant un symbole fournit le bit correspondant à son rang. A un instant donné, il n est donc pas possible de prendre directement les sorties de chaque étage pour constituer la valeur binaire correspondant à un symbole. Pour remettre les 4 bits en phase, il faut insérer des registres à décalage dont la taille décroît avec le rang de l étage. Les retards apportés par ces registres correspondent exactement aux retards des étages de conversion suivants. Comme pour le convertisseur à recirculation, il est possible de traiter plusieurs bits par étage. 293

52 L AD876 est un exemple de convertisseur 0 bits algorithmique à structure pipeline réalisé en technologie CMOS. Son diagramme de blocs est le suivant : Alimenté en 5 V, il consomme typiquement 60 mw. Sa tension de référence externe est de l ordre de 4 V. Il est disponible en boîtier SOIC et SSOP 28 broches ainsi qu en TQFP 48 broches. Ses entrées/sorties numériques sont compatibles 5 V et 3.3 V, les sorties pouvant être mises à l état haute impédance. Ses caractéristiques principales (typiques) sont les suivantes : paramètre résolution fréquence de conversion erreur de décalage erreur de gain non-linéarité différentielle non-linéarité intégrale temps d ouverture THD SNR nombre effectif de bits ENOB dynamique d entrée SFDR valeur 0 bits 20 MSPS 0. %FSR 0. %FSR ± 0. LSB ± 0.3 LSB 4 ns - 60 db 47 db 7.5 bits -65 db Il faut encore noter que, du fait de sa structure en pipeline, il y a un temps de latence de 3.5 périodes d horloge entre l acquisition de l échantillon et sa sortie numérique. Mais contrairement à l AD676, l AD876 sort une nouvelle donnée à chaque coup d horloge. 294

53 6.3.5 Convertisseurs flash Le principe de ce convertisseur (structure flash) consiste à comparer la tension d entrée Ex à n tensions de référence simultanément. La figure suivante donne l exemple d un convertisseur 3 bits. 8 nombres différents peuvent être représentés à l aide de 7 comparateurs. Les 7 tensions de référence sont réalisées à l aide d un diviseur résistif. Vref = 8 V Ex = 3 V 3/2 V 3R/2 comparateurs 0 /2 V R 0 9/2 V R 0 7/2 V R 0 décodeur B : sortie numérique 5/2 V R 3/2 V R /2 V R R/2 295

54 Avec Ex = 3 V et Vref = 8 V, les trois premiers comparateurs sont à alors que les autres sont à 0. Le décodeur transforme la position du bit de poids le plus élevé mis à en un code binaire (ici, le code 3). Cette structure de convertisseur est la plus rapide, elle atteint facilement plusieurs centaines de MSPS. L implantation pose de nombreux problèmes du fait du grand nombre de comparateurs (2 N- pour un mot de N bits). Sa résolution dépasse donc rarement 8 bits et sa consommation est élevée. Il n est généralement pas nécessaire de l associer à un échantillonneur/bloqueur. Pour 8 bits, il faut 255 comparateurs montés en parallèle. Pour toute augmentation de la résolution d un bit, le nombre de comparateurs double, ce qui amène rapidement à des surfaces de silicium trop grandes. La structure semi-flash (subranging) cherche à garder la rapidité de la structure flash tout en réduisant le nombre de comparateurs. L unité de conversion est divisée en deux sous unités flash travaillant en série. La première unité va calculer les bits de poids forts qui sont ensuite convertis en analogique puis soustraits à la tension à convertir pour obtenir le résidu de cette conversion. Ce résidu est ensuite converti dans le deuxième étage flash pour générer les bits de poids faibles. Le principe de base est donc en fait celui de la conversion algorithmique, mais appliqué sur un plus grand nombre de bits. Par rapport à la structure flash, il faut un échantillonneur/bloqueur (E/B) et un CNA de plus, mais le nombre de comparateurs est fortement diminué. Prenons l exemple d un CAN 2 bits semi-flash : Ex E/B Flash 4 bits Bits à 8 CNA 4 bits Flash 8 bits Bits 7 à 0 comparateur Il ne contient plus que = 260 comparateurs au lieu de = 4095 avec une structure flash. 296

55 L AD9002 est un exemple de convertisseur 8 bits flash réalisé en technologie bipolaire. Son diagramme de blocs est le suivant : Alimenté en V, il consomme typiquement 750 mw. Sa tension de référence externe est comprise entre et + 0. V et il est disponible en boîtier DIP et PLCC 28 broches. Ses entrées/sorties numériques sont compatibles ECL. Ses caractéristiques principales (typiques) sont les suivantes : paramètre résolution fréquence de conversion erreur de décalage non-linéarité différentielle non-linéarité intégrale temps d ouverture SNR ENOB valeur 8 bits 50 MSPS 8 mv 0.6 LSB 0.6 LSB.3 ns 47.6 db 7.6 bits Il faut encore noter qu il n y a plus qu un retard d une période d horloge entre l acquisition de l échantillon et sa sortie numérique. 297

56 6.4 Familles de CNA 6.4. Généralités On trouve chez Analog Devices une très grande gamme de CNA allant de 8 à 8 bits et de quelques centaines d échantillons par seconde à 400 MSPS (la fréquence de conversion est faible quand la résolution est élevée). Les CNA sont disponibles en sortie courant (nécessitant un AOP externe) ou en sortie tension et contiennent jusqu à 8 convertisseurs. Certains modèles incorporent une fonction de multiplication. Il suffit d entrer une tension analogique sur Vref et la tension de sortie du CNA devient égale à : Vsortie Nombre binaire Vref. 2 = N On injecte par exemple une tension sinusoïdale d amplitude crête à crête 4 V sur l entrée Vref d un convertisseur 8 bits. On obtient en sortie la même tension sinusoïdale dont l amplitude 255 varie entre 0 et 4. V càc par pas de V càc selon le nombre binaire appliqué sur le 256 CNA. D autres paramètres de choix sont importants, comme le nombre de tensions nécessaires pour alimenter le boîtier ainsi que la nécessité de fournir une tension de référence externe. Le tableau suivant donne quelques exemples représentatifs de CNA : Référence # bits Alimentation T conversion sortie Vref divers ou F conversion I/V interne AD /5 V, 2 ma.5 μs I non 2 CNA multiplieurs AD760 6/8 ± 5 V, 5 V, 600 mw 0 μs V oui auto-calibration, série-// AD768 6 ± 5 V, 465 mw 30 MSPS I oui multiplieur AD V, 20 ma 400 MSPS I oui ECL AD V, 35 ma 2 μs V non 6 CNA multiplieurs 298

57 Voyons maintenant les principales techniques utilisées pour effectuer la conversion numérique/analogique Convertisseurs à base de résistances CNA à réseau de résistances pondérées La structure à réseau de résistances pondérées est des plus simples. Le réseau réalise une conversion tension/courant de la tension de référence. Seuls les courants des branches dont les bits de commande sont à sont ensuite sommés, le total étant reconverti en tension par l AOP. 2R b N- 4R b N-2 8R b N-3 R Vref 2 N R b 0 AOP + Vs La sortie vaut donc : Vs = R Vref.b 2R N +.b 4R N b N 2 R 0 Vref = 2 b N b N b N - Cette structure de convertisseur nécessite des rapports de résistances importants (de R à 2 N.R pour une conversion sur N bits). Or, plus les rapports augmentent et plus la précision entre éléments est difficile à obtenir. 299

58 CNA à réseau de résistances R-2R Il est donc plus intéressant, du point de vue de la précision, de n utiliser que des petits rapports avec un réseau de résistances R-2R (voir : exercice 6.6). Le montage sur 4 bits ainsi obtenu est le suivant : R R R 2R 2R 2R 2R 2R Vref b 3 b 3 b 2 b 2 b b b 0 b 0 R + Vs Le réseau est construit de manière à ce que, quelques soient les valeurs des bits, le courant circulant dans les résistances soit toujours le même. Si un bit est à, le courant est dirigé sur l entrée de l AOP (qui est une masse virtuelle), sinon il va sur la masse. De plus, entre chaque nœud du réseau et la masse, il y a une impédance équivalente à R. Le courant circulant dans le réseau se partage donc en deux en chaque nœud et on obtient finalement : Vs = R Vref 2R.b 3 +.b 4R 2 + 8R.b + 6R.b0 = Vref b 2 3 b2 + 2 b + 4 b0 + 8 L AD7524 est un exemple de convertisseur numérique/analogique 8 bits à réseau de résistances R-2R réalisé en technologie CMOS. Son diagramme de blocs est le suivant : 300

59 Il consomme de 5 à 30 mw selon la tension d alimentation comprise entre 0 et 7 V. Sa tension de référence externe est comprise entre ± 25 V et il est disponible en boîtier DIP et SOIC 6 broches ou PLCC 20 broches. Le bus de données et ses signaux de contrôle sont conçus pour être interfacé avec un microprocesseur. Le chronogramme d écriture est le suivant : Ses caractéristiques principales (typiques en 5 V) sont : paramètre résolution Précision relative erreur de gain non-linéarité Temps d établissement valeur 8 bits ± /2 LSB ±.25 LSB ± /2 LSB (monotone) 250 ns 30

60 CNA à échelle de résistances Une dernière architecture de CNA à base de résistances utilise un principe identique à celui de CAN flash : une échelle de résistances qui sert à générer toutes les valeurs possibles de la tension de sortie. La tension correspondant à la valeur de l échantillon est envoyé sur la sortie par l intermédiaire d un multiplexeur formé de commutateurs analogiques commandés par la valeur numérique. Vref b N- b N-2 b 0 décodage 2 N signaux de commande R 2 N-.Vref 2 N 4.Vref 2 N R 3.Vref 2 N R R 2.Vref 2 N Vref 2 N AOP + Vs R 0 Ce montage, pour une précision de N bits, utilise 2 N- résistances qui doivent être implantées de manière à minimiser la dispersion des valeurs, ce qui limite la résolution à des valeurs faibles. En pratique, on trouve ce type de montage associé à un autre CNA pour atteindre des résolutions plus élevées comme dans l exemple suivant. L AD7846 est un convertisseur numérique/analogique 6 bits à architecture segmentée réalisé en technologie CMOS. Les 4 bits de poids fort sont traités par deux convertisseurs à échelle de résistances mis en parallèle (sortie A et A2) alors que les 2 bits de poids faible sont traités par un CNA 2 bits R-2R. Son diagramme de blocs est le suivant : 302

61 Il est alimenté en ± 5 V et 5 V avec une consommation typique de 00 mw. L AOP de sortie est intégré et permet une sortie analogique unipolaire (0 5 V à 0 0 V) ou bipolaire (- 5 V 5 V à -0 0 V) avec possibilité de multiplication. Ses tensions de référence externes sont comprises entre ± 0 V et il est disponible en boîtier DIP et PLCC 28 broches. Le bus de données et ses signaux de contrôle sont conçus pour être interfacé avec un microprocesseur. Le chronogramme d écriture est le suivant : Ses caractéristiques principales (typique avec sortie bipolaire) sont: paramètre résolution Précision relative erreur de décalage erreur de gain non-linéarité différentielle Temps d établissement valeur 6 bits ± 6 LSB ± 6 LSB ± 6 LSB ± LSB (monotone) 7 μs 303

62 6.4.3 Convertisseurs à courants pondérés La vitesse de la conversion est limitée par le temps d établissement de l AOP de sortie monté en sommateur. Pour augmenter cette vitesse, on peut remplacer les résistances par des sources de courant pondérées dont la valeur est fonction de Vref et du poids de la source. Le temps de conversion ne dépend plus alors que du temps de commutation des sources. Deux solutions sont possibles pour les sources: On utilise des sources de courant pondérées de taille croissante avec le poids des bits. L inconvénient est alors la faible précision due aux dispersions entre les sources de valeurs différentes. On utilise des sources identiques d une valeur correspondant à un LSB, ces sources étant ensuite sommées pour atteindre la valeur requise. La précision est bien meilleure avec comme inconvénient un grand nombre de sources à implanter (2 N -) et de nombreux signaux de commande. Une combinaison des deux solutions peut être retenue pour réaliser un convertisseur 8 bits (Is est proportionnel à Vref qui n est pas représentée sur le schéma). Cette solution utilise 63 sources de courants identiques pour la conversion des 6 bits de poids fort et deux sources de courant pondérées pour les deux bits de poids faible. V CC Vs 63 sources identiques (6 MSB) b 7,, b 2 courant LSB Is Is Is b, b 0 304

63 L AD768 est un CNA 6 bits réalisé en technologie BICMOS à architecture segmentée basée sur des sources de courant commutées. Son diagramme de blocs est le suivant : Il est alimenté en ± 5 V avec une consommation typique de 465 mw. La sortie se fait en courant avec possibilité de multiplication. Sa tension de référence interne est égale à 2.5 V et il est disponible en boîtier SOIC 28 broches. Le chronogramme d écriture est le suivant : Ses caractéristiques principales (typique) sont: paramètre résolution erreur de décalage erreur de gain Temps d établissement THD SFDR valeur 6 bits 0.2 % FSR % FSR 25 ns -66 db 73 db 305

64 6.5 Exercices Exercice 6. On utilise dans cet exercice le CAN 3 bits vu au La tension de référence est égale à V. On cherche à convertir le signal triangulaire suivant : amplitude A 0 0 T t La période T est égale à 4 fois la période d échantillonnage.. Quelle est la fréquence d échantillonnage minimale? 2. Calculer le pas de quantification Δ A = Vref. Dessiner le signal quantifié ainsi que l erreur de quantification Calculer le rapport signal sur bruit de quantification (SNR). 5. A = 2.Vref. Dessiner le signal quantifié. Conclusion? 6. A = Vref. Dessiner le signal quantifié ainsi que l erreur de quantification Calculer le SNR. Quel est le nombre de bits effectif de la conversion dans ce cas? Exercice 6.2 Pour des convertisseurs de résolution 6, 8, 2, 6 et 24 bits, rappeler la définition et calculer :. Le rapport signal sur bruit de quantification. 2. La dynamique. 3. La résolution en pourcentage de la pleine échelle. Exercice 6.3 On souhaite réaliser un système permettant de retarder un signal analogique à l aide d un CNA, d un CAN et de registres à décalage.. Proposer un montage permettant de réaliser cette fonction. 2. Ce montage est-il synchrone? 3. Comment peut-on régler la valeur du retard? 306

65 Exercice 6.4 On se propose de réaliser un générateur de rampes (y=a.t pour 0 t T) de période T, de fréquence et d amplitude variables, à l aide d un CNA et d un compteur.. Proposer un montage permettant de réaliser cette fonction. 2. Quelles modifications faudrait-il apporter au montage précédent pour générer un signal sinusoïdal? Exercice 6.5 La figure suivante représente un CAN à redistribution de charges ayant 5 bits de résolution. S2 Vx comparateur C C 2 C 4 C 8 C 6 C 6 + Vs b 4 b 4 b 3 b 3 b 2 b 2 b b b 0 b 0 S3 S3 Ex S Vref Quand le bit de commande vaut, l interrupteur correspondant est fermé. Tous les éléments sont supposés parfaits (notamment le courant d entrée du comparateur est nul). On travaille avec Vref = V et Ex = 0.8 V.. On désire charger tous les condensateurs à Ex. Donner la position des interrupteurs du montage. 2. Quelle est alors la valeur de la charge totale stockée dans les condensateurs? 3. On inverse tous les interrupteurs. Quelle est la nouvelle valeur de la charge totale stockée? Combien vaut Vx? 4. b 4 passe à. Calculer la charge totale du système et en déduire Vx. 5. Si Vx > 0, alors b 4 = 0, sinon b 4 =. Que vaut b 4 dans cet exemple? 307

66 6. b 4 reste dans la position déterminée précédemment et b 3 passe à. Calculer la charge totale du système et en déduire Vx. 7. Si Vx > 0, alors b 3 = 0, sinon b 3 =. Que vaut b 3 dans cet exemple? 8. Déduire du fonctionnement précédent la valeur des bits b 2, b, b 0. Exercice 6.6 La figure suivante représente un CNA à réseau R-2R ayant 4 bits de résolution. CNA Vref I tot R R R A B C D 2R 2R 2R 2R 2R I A I B I C I D b 3 b 3 b 2 b 2 b b b 0 b 0 R R FB I OUT I S AOP I OUT2 + Vs Quand le bit de commande vaut, l interrupteur correspondant est fermé. Tous les éléments sont supposés parfaits (notamment le courant d entrée de l AOP est nul). On travaille avec Vref = 0 V et B = 0.. Calculer la résistance équivalente à droite du point D par rapport à la masse. Même question pour les points C, B et A. 2. Calculer I tot et I A. En déduire le potentiel au point B. 3. Calculer I B. B En déduire le potentiel au point C. 4. Calculer I C. En déduire le potentiel au point D et I D. 5. Donner la formule reliant Is et Vref, b 3, b 2, b et b 0. En déduire Vs. 6. On passe Vref à -0 V. Quelle est la nouvelle valeur de Vs. 7. On applique sur Vref un signal sinusoïdal d amplitude crête 5 V. Qu obtient-on alors sur Vs. Même question avec B = 000 et B =. 308

67 8. On applique sur Vref une tension continue égale à - 5 V, on inverse les bit b 3 et b 3 et on modifie l amplificateur de sortie de la manière suivante : Is R R R FB I OUT -Vref 2 I OUT2 AOP + Vs Calculer la nouvelle formule de Vs. Combien vaut Vs pour B = 0000, 000, 0,, 00 et 000. Conclusion? Exercice 6.7 Soit le circuit AD676 donc la documentation se trouve en annexe page A-47.. Quelles sont les caractéristiques générales de ce circuit? 2. Quelles sont ses caractéristiques statiques? 3. Quelles sont ses caractéristiques dynamiques? 4. Y-a-t-il d autres informations intéressantes dans la documentation? Exercice 6.8 Soit le circuit DAC8562 donc la documentation se trouve en annexe page A-63.. Quelles sont les caractéristiques générales de ce circuit? 2. Quelles sont ses caractéristiques statiques? 3. Quelles sont ses caractéristiques dynamiques? 4. Y-a-t-il d autres informations intéressantes dans la documentation? 309

68 30

69 7 Corrigés succincts 7. Corrigés chapitre Exercice.. Voir cours. 2. Y = A.B.C.D, Y = A + B + C + D, Y = A+B+C+D, Y = A.B.C. D, Y = A.B.C. D. 3. F = A + B, F2 = A.C+ B. C, F3 = A.B+ A. B, F4 =. 4. voir cours. 5. voir cours. 6. A.B + A.B, A.B.C+ B.C.D + A.C. D, A B C. 7. S = A.B. 8. A B C D F Exercice.2. F = S.A.B + S.S0.A.B + C.S.A.B.A.B.S0. 2. C S S 0 F A.B 0 A.B+ A. B 0 0 A.B 0 A. B + A.B 0 A.B A.B+ A. B 3. F=A.B si S S 0 = 0, F= A.B si CS S 0 = 00, F= A B si CS S 0 = 0, F= A B si S S 0 =. 3

70 Exercice.3. D C B A P D C B A F Exercice.4. Y = A, Y 2 = A + B, Y 3 =. Exercice.5 Y = B.C.A.B, implantation avec 5 NAND à 2 entrées. Y = A + B + C + B, implantation avec 5 NOR à 2 entrées. Y 2 = A.B.C, implantation avec 3 NAND à 2 entrées. Y 2 = A + B + C, implantation avec 5 NOR à 2 entrées. Y 3 = B.D.B.D, implantation avec 5 NAND à 2 entrées. Y 3 = B + D + B + D, implantation avec 6 NOR à 2 entrées. 32

71 Y 4 = B.A.D, implantation avec 3 NAND à 2 entrées. Y 4 = B + A + D, implantation avec 5 NOR à 2 entrées. Y 5 = A.C.B.C, implantation avec 6 NAND à 2 entrées. Y 5 = A + C + B + C, implantation avec 5 NOR à 2 entrées. Y 6 = B.C, implantation avec 4 NAND à 2 entrées. Y 6 = B + C, implantation avec NOR à 2 entrées. Y 7 = B.A.C, implantation avec 5 NAND à 2 entrées. Y 7 = B + A + C, implantation avec 3 NOR à 2 entrées. Exercice.6. 4 bits : 0 5, -8 7 ; 8 bits : 0 255, ; 6 bits : , ; 32 bits : , ; N bits : 0 2 N-, -2 N- 2 N (00) 2 =(09) (9) 0 = (00) 2, (45) 0 = (00) 2, (63) 0 = () (CA57) (0A4) 6 = (4260) 0 = ( ) 2, (CF8E) 6 = (5334) 0 = (000000) 2, (9742) 6 = (38722) 0 = ( ) 2. Exercice.7. Décimal C B A Y 0 Y Y 2 Y 3 Y 4 Y 5 Y 6 Y

72 2. Y 0 = C + B + A = C.B. A, Y = C + B + A = C.B.A, Y 2 = C + B + A = C.B. A, Y 3 = C + B + A = C.B.A, Y 4 = C + B + A = C.B. A, Y 5 = C + B + A = C.B.A, Y 6 = C + B + A = C.B.A, Y 7 = C + B + A = C.B.A. 3. A A B B C C Y 0 Y Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 4. A A B B C C Y 0 Y 7 V Exercice.8. 34

73 b 4 b 3 b 2 b b 0 a 3 a 2 a a b0 = a3 + a2.a.a0 + a2.a.a0, b = a.a2 + a3.a.a0 + a2.a.a0, b2 = a.a0 + a3.a0 + a2.a.a0, b3 = a3.a0 + a3.a.a0 + a2.a.a0, b4 = a3.a2.a.a0 + a2.a.a0 + a2.a.a0 + a2.a.a0. 4. b0 = a3.a2.a.a0. a2.a.a0 implantation avec 4 NAND à 2 entrées et 3 NAND à 3 entrées. Exercice.9. S = A B, C=A.B. A B S C 2. Si = Ci A i Bi, C i = Ci.(A i Bi ) + A i. Bi. C i- A i S i B i C i 3. D = A B, E = A.B. 35

74 A B S E 4. D E A B, E = E.(A B ) + A. B. i = i i i i i i i i i E i- A i D i B i E i 5. K = 0, addition ; K =, soustraction. R i- A i SD i B i K R i Exercice.0. C est un comparateur d égalité de deux nombres sur 4 bits. S = si a3 = b3 et a2 = b2 et a = b et a0 = b0. Exercice.. S i = E.ai. bi, Ei = E.(Si + Ii ), I i = E.a i.bi

75 b 3 a 3 E S 3 I 3 E 3 A > B b 2 E S 2 I 2 a 2 E 2 A < B b E S I a E A = B Exercice.2. S = (A B).(E (C + D)). Exercice.3. A 0 A A A 0 E 7 E A 2 A A 0 E 7 E A 2 A A 0 E 7 E A 2 A E 7 E 0 A 3 E 3 E 2 E E 0 A S Exercice.4. e p m c E P M C

76 M= p.m.c, C= p.m.c, P= p.m.c+ p.m.c, E = e.m.c+ C+ M. 3. A 0 = c, A = m, A 2 = p. C = 5, M = 6, P = 4 + 7, E = e.m.c. 4. A 0 = m, A = c. M : I 0 = 0, I = p, I 2 = 0, I 3 = 0. C : I 0 = 0, I = 0, I 2 = p, I 3 = 0. P : I 0 = p, I = 0, I 2 = 0, I 3 = p. E : I 0 = e, I = p, I 2 = p, I 3 = A 0 = c, A = m, A 2 = p, A 3 = e, A 4 = 0. D 0 = E, D = M, D 2 = C, D 3 = P. Contenu PROM = table de vérité. 6. Réalisation avec des NAND des équations M= p.m. c, C= p.m.c, P = p.m.c+ p.m.c, E = e.m.c+ C+ M. Exercice.5. nb E D C B A S T U

77 S = A.B.E+ A.B.C.D.E+ A.B.C.D+ A.B.C.D+ A.B.C.D+ A.B.C.D, T = A.B.C.D+ A.B.C.D+ A.B.C.D+ C.E, U = A.B.C.D+ A.B.C.D. 3. Voir : théorème de «De Morgan» + formules précédentes. 4. A 0 = A, A = B, A 2 = C, A 3 = D. I0 I I2 I3 I4 I5 I6 I7 I8 I9 I0 I I2 I3 I4 I5 S 0 0 E E 0 0 E 0 0 E 0 0 E 0 0 E T E E E E U E E 0 5. A 0 = A, A = B, A 2 = C, A 3 = D, A 4 = E. D 0 = S, D = T, D 2 = U. Contenu PROM = table de vérité. Exercice.6. A B C D EQ NE LT GT

78 EQ = A.B.C.D + A.B.C.D+ A.B.C.D + A.B.C.D, NE = A.C + A.C + B.D + B.D, LT = A.C + A.B.D+ B. C.D, GT = A.C + A.B.D + B.C.D. 3. Voir : théorème de «De Morgan» + formules précédentes. 4. A 0 = C, A = B, A 2 = A. I0 I I2 I3 I4 I5 I6 I7 EQ D 0 D 0 0 D 0 D NE D D D D LT D 0 0 D 0 0 GT 0 0 D 0 0 D 5. A 0 = D, A = C, A 2 = B, A 3 = A. EQ = Σ(0,5,0,5), NE = Σ(,2,3,4,6,7,8,9,,2,3,4), LT = Σ(,2,3,6,7,), GT = Σ(4,8,9,2,3,4). 6. A 0 = D, A = C, A 2 = B, A 3 = A, A 4 = 0. D 0 = EQ, D = NE, D 2 = LT, D 3 = GT. Contenu PROM = table de vérité. Exercice.7 temps de propagation = 5 ns. 320

79 E [V],5 E2 [V] 00 t [ns],5 S [V] 00 t [ns] Exercice.8. Vs 00 t [ns] 5 V 0 0,8,6 5 V Ve 2. hystérésis = V T+ - V T- = 0,8 V. 7.2 Corrigés chapitre 2 Exercice 2.. S rebond 0 t 32

80 2. S rebond 0 t 3. On a maintenant une bascule SR. 2 : pendant le rebond, on passe de mise à 0 à mémoire S reste à 0. 2 : pendant le rebond, on passe de mise à à mémoire S reste à. Exercice 2.2. H A B R S Q + D D 0 0 Q D D D D D 0 D D ou 0 si D change D D Q D D 0 0 Q 2. bascule D synchrone sur front descendant. Exercice 2.3. C P D= Q Q 2. Nand : t P = 5 ns. Bascule : t PHLmax = 40 ns, t smin = 20 ns, t hmin = 5 ns. 3. fmax =, MHz. Exercice

81 . si t PD QA < T/2, alors pas d erreur. si T/2 < t PD QA < T, alors erreur (métastabilité). C P entrée asynchrone Q A Q B pas d erreur Q C Q D erreur erreur pas d erreur 2. t [ns] 0 0,5,5 2 MTBF 0.00 s 6,3 s 74 h 38 ans 2, ans Exercice 2.5. H Q 0 Q Q 2 Q 3 2. C est un compteur Johnson. Une seule sortie change à chaque coup d horloge. On peut donc réaliser des combinaisons de sorties garanties sans glitches. Autre application, les horloges décalées en phase. Exercice

82 Q C Q BB Q A Q C + Q B + Q A X X X 0 X X X X X X 2. J = K = T. Q C Q B Q A T C T B T A XXX XXX XXX 3. TC = Q B.QA, TB = QC + Q B.QA, TA = QC + QB + QA. 4. Avec des NAND, TC = Q B.QA, TB = QC. Q B.QA, TA = QC. QB. QA Seul Q B B change. T Exercice 2.7 = Q.Q +Q. Q + Q. QC. B B A C B A. J = A Q B, K A = Q B. B J = BB K B B = QA. J C = K C = Q BB. 324

83 On connecte 6 sur 0, Q + B change J B B = K = BB Q A +Q B.Q B C. Exercice 2.8. Q C Q BB Q A Q C + Q B + Q A X X X X X X X X X 2. J = K = T. Q C Q B Q A XXX 0 00 T C T B T A XXX 0 XXX 0 3. Une solution de regroupement possible est : TC = QA QC, T = Q + Q +QC, T = Q. Q. Q + Q.QC. A C B A B B A B 325

84 4. Réalisation directe avec un XOR, deux OR et deux NAND Seul Q C change. TC = Q B.Q A + Q A. Q C. Exercice 2.9. Registre à décalage à droite. 2. Registre à décalage à gauche. 3. S 0 = 0, décalage à droite. S 0 =, décalage à gauche. Q n- S 0 D n Q n+ S 0 4. S = 0, décalage. S =, chargement. Q n- S 0 S Q n+ S 0 S D n chgt 5. EN =, fonctionnement précédent. EN = 0, Qn = Dn. S 326

85 Q n- S 0 S EN Q n+ S 0 S EN D n Q n chgt S EN EN Exercice 2.0. fmax = 3,3 MHz. T D S D Q T D S D Q C P C D Q C P C D Q 2. T 0 =, T = Q 0, fmax = 3,3 MHz bits : T 0 =, T = Q 0, T 2 = Q 0.Q, fmax =, MHz. 4 bits : T 0 =, T = Q 0, T 2 = Q 0.Q, T 3 = Q 0.Q.Q 2, fmax = 9,5 MHz. La taille du AND augmente avec le nombre de bits. On ne peut pas dépasser une taille limite on fait des compteurs 4 bits et on les associe en cascade. 4. On ajoute un signal EN (validation) et un signal RCO (Ripple Carry Output vaut pour Qn = ). 327

86 EN T 0 Q 0 T Q Q 2 T 3 T 2 Q 3 H H H H RCO 6 bits : fmax = 5,5 MHz, 32 bits : fmax = 4,2 MHz. 5. fmax = 6, MHz. Q 0 Q Q 2 Q 3 RCO EN T EN P EN (vers les bascules) Exercice 2.. T D S D Q T D S D Q C P C D Q C P C D Q 2. C est un compteur 4 bits : T 0 =, T = Q 0, T 2 = Q 0.Q, T 3 = Q 0.Q.Q 2. La taille du AND augmente avec le nombre de bits. On ne peut pas dépasser une taille limite on fait des compteurs 4 bits et on les associe en cascade. 3. les Dn valent 0 les Qn passent à 0 sur le front suivant de l horloge. 4. D 0 = A, D = B, D 2 = C, D 3 = D les Qn changent sur le front suivant de l horloge. 5. RCO = 0, Tn = 0 Q + n = Qn (effet mémoire). 328

87 6. On passe du montage au montage 2. vers les bascules vers les bascules 2 EN P EN T Qn RCO EN Qn RCO 6 bits : fmax = 6 MHz, 32 bits : fmax = 4,4 MHz. 7. On distribue parallèlement EN P. La fmax est indépendante du nombre de compteurs associés : 6,7 MHz. 7.3 Corrigés chapitre 3 Exercice 3.. I IL et I OH sortant, I IH et I OL rentrant. 2. V OHmin = V IHmin + ΔH V OHmin > V IHmin. V ILmax = V OLmax + ΔL V ILmax > V OLmax. 3. ΔH = V OHmin - V IHmin = 2,7-2 = 0,7 V. ΔL = V ILmax - V OLmax = 0,8-0,5 = 0,3 V portes. Exercice 3.2. t p (5.25 V, 0 C) = 0,275. t p (4.75 V, 0 C) = 0,35. Δt ΔV p CC = -2.5 % par 00 mv. Δt p t p (4.75 V, 0 C) = 0,35. t p (4.75 V, 70 C) = 0,39. ΔT = % par degré. t p (4.75 V, 0 C) = 0,35 min. t p (4.75 V, 0 C) = 0,76 max. Δt p = 45 %. Δfabrication 2. On a : t pmin (5.25 V, 0 C) = 0,275. t ptyp (5 V, 25 C) = 0,53. t pmax (4.75 V, 70 C) = 0,985. t pmin x,025 2,5 x, x ( +,45 / 2) = 0,55 t ptyp. t pmin x,25 x,24 x ( +,45) = 0,94 t pmax. Exercice 3.3. I max = 80 ma. 329

88 2. t T = 20 ns. 3. ΔI = 2,56 A. Exercice V v M 0 t -2 V 2. voir cours. 3. voir cours. 4. Les potentiels sont référencés par rapport à la masse. Exercice 3.5. ΔV =,25 V. 2. C = 50 nf. Exercice 3.6. A ou B = 0 : T2, T4 bloqué, T3 passant ou saturé. S =. A et B = : T2, T4 saturé, T3 bloqué. S=0. Le circuit est un NAND totem pole. 2. I A = I B B = 525 μa. IOHmax = 0,8 ma. Vs [V] 3,6 3,3 0 6,25 32 I OH [ma] 3. I IA = I IB = 6,9 μa. T4 saturé jusqu'à I OL = 75 ma. V S = 0,2 V. 4. protéger le circuit contre les tensions négatives. 5. I ILmax = 0,4 ma, I OHmax = 0,4 ma, I IHmax = 20 μa, I OLmax = 8 ma. 330

89 Exercice 3.7. A ou B = 0 : T2, T3 bloqué. S en l air ou au niveau si l on a placé une résistance entre la sortie et V CC. A et B = : T2, T3 saturé. S=0. Le circuit est un NAND collecteur ouvert. 2. I A = I B B = 525 μa. S est en l air (IC3 0), il faut connecter une résistance Rc externe. 3. I IA = I IB = 6,9 μa. T3 saturé jusqu'à I OL = 75 ma. V S = 0,2 V. 4. R Cmax = 7,5 kω pour une sortance de 20. R Cmin = 2 Ω avec 5 sorties connectées sur R C. 5. I ILmax = 0,4 ma, I IHmax = 20 μa, I OLmax = 8 ma. 6. V CC R = 40 Ω Exercice 3.8. C = 0. T 2, T 3 bloqué, T 4 passant. C =. A ou B = 0 : T2, T3 bloqué, Darlington passant. S =. A et B = : T2, T3 saturé, Darlington bloqué. S=0. C =. T 2, T 3 saturé, T 4 bloqué. C = 0. T2, T3 et Darlington bloqué. S = haute impédance. Le circuit est un NAND trois états. 2. I C = ma. I OHmax = 0,8 ma. V C [V] 3,6 3,3 0 6,25 32 I OH [ma] 3. I IA = I IB = 6,9 μa. T4 saturé jusqu'à I OL = 75 ma. V S = 0,2 V. D est polarisée en inverse. 4. I IA = ma. I OHmax = 6 ma. 33

90 Vs [V] 3,6 0 9,3 37 I OH [ma] 5. C = 0, D passante. V B = 0,9 V T2, T3 bloqué.v B4 = 0,9 V Darlington bloqué. 6. I ILmax = 0,4 ma, I OHmax = 0,4 ma, I IHmax = 20 μa, I OLmax = 8 ma. Exercice Input Disable Output T T2 T3 T4 0 0 on off on on 0 0 on on off on X Z off X X off Exercice 3.0. Pour avoir S = 0, on doit avoir T4 = T5 = T6 = on et T = T2 = T3 = off E = E2 = E3 =. S = pour toutes les autres combinaisons. 2. C est un NAND. Exercice 3.. Pour avoir T passant, on doit avoir G2 = et E = 0. Pour avoir T2 passant, on doit avoir 2. G = 0 et E =. G E S 0 Z Z Input = 0 B = A, Input = C = A. C est un démultiplexeur. 332

91 Exercice 3.2. On a un inverseur sur A, B et Output. T et T forment une porte de transmission. 2. On a la table de vérité suivante : A B Output porte trans T T2 T on off off off 0 off on off on 0 on off off off 0 off on on off Exercice 3.3. I IL et I OH sortant, I IH et I OL rentrant. 2. V OHmin = V IHmin + ΔH V OHmin > V IHmin. V ILmax = V OLmax + ΔL V ILmax > V OLmax. 3. ΔH = V OHmin - V IHmin = 4,95-3,5 =,45 V. ΔL = V ILmax - V OLmax =,5-0,05 =,45 V portes en ne considérant que les courants. Il faut prendre en compte les capacités d entrées et leur influence sur le temps de propagation. 5. temps de propagation = (0,90 ns/pf).c L + 80 ns (89 ns, 25 ns, 70 ns). temps de transition = (,35 ns/pf).c L + 33 ns (46.5 ns, 00.5 ns, 68 ns). E [V] 2,5 E2 [V] 500 t [ns] 2,5 S [V] 500 t [ns] 500 t [ns] 333

92 Exercice 3.4. C P D= Q Q 2. Nand : t P = (0,90 ns/pf).c L + 5 ns. Bascule : t P = (,7 ns/pf).c L + 90 ns, t smin = 40 ns, t hmin = 40 ns. Cin = 7,5 pf. 3. fmax = 3,8 MHz. 4. fmax = 2, MHz. 5. C L = 50 pf, fmax = 2,9 Mhz. C L = 00 pf, fmax = 2,3 Mhz. Exercice 3.5. A 25 C, Pd = 2,4 W. Pd [W] 3,4 2. A 25 C, Pd = 4 W. 0 Pd [W] 5 85 T A [ C] 0 25 T A [ C] 334

93 7.4 Corrigés chapitre 4 Exercice broches d adresses. 2. quand CS = 0, le boîtier est actif. quand CS =, le boîtier est déselectionné, les données sont à l état haute impédance. 3. Mémoires sélectionnées adresses M0, M De 0 à 3FFF M2, M3 De 4000 à 7FFF 4 4 M0 M A4 CS CS 4 4 Données 8 bits M2 M3 CS CS Exercice broches d adresses. 2. quand CS = 0, le boîtier est actif. quand CS =, le boîtier est déselectionné, les données sont à l état haute impédance. 3. Mémoires sélectionnées adresses M0, M De 0 à FFF M2, M3 De 2000 à 3FFF M4, M5 De 4000 à 5FFF M6, M7 De 6000 à 7FFF 335

94 8 8 M0 M CS CS 8 8 M2 M3 CS CS A4 A5 Dec 2/4 8 8 M4 M5 CS CS Données 6 bits 8 8 M6 M7 CS CS Exercice 4.3. Adresses ROM = xxx xxxx xxxx xxxx avec x valant 0 ou. Donc adresses = 8000 à FFFF. 2. Adresses RAM = x0 xxxx xxxx xxxx avec x valant 0 ou. Donc adresses = 6000 à 6FFF et de E000 à EFFF. 3. Adresses De 0000 à 5FFF De 6000 à 6FFF De 7000 à 7FFF De 8000 à DFFF De E000 à EFFF De F000 à FFFF Zone Libre RAM 4 Ko Libre2 ROM 24 Ko ROM + RAM = impossible ROM 4 Ko Les zones RAM et ROM + RAM sont des zones d adresses images. 336

95 4. libre = A5.(A4 + A3) = 24 Ko, libre2 = A5.A4.A3.A 2 = 4 Ko. 5. Entrée du décodeur : A, A0, A9. Sortie du décodeur, s0 à s7. Le décodeur est validé par libre2. Exercice 4.4. Taille d un bloc = 2 3 = 8 Ko. Adresses Bloc n De 0000 à FFF De 2000 à 3FFF 2 De 4000 à 5FFF 3 De 6000 à 7FFF 4 De 8000 à 9FFF 5 De A000 à BFFF 6 De C000 à DFFF 7 De E000 à FFFF 8 2. Pour la RAM, il y a deux possibilités : de 0000 à 0FFF et de 000 à FFF. Pour la ROM, il y a 4 possibilités : de E000 à E7FF, de E800 à EFFF, de F000 à F7FF et de F800 à FFFF. 000 et 00 adressent la même case mémoire de la RAM. 3. De 8000 à 9FFF. Exercice 4.5. A A A0 A0 G Y3 Y2 Y Y0 337

96 2. décodeur 2/4 sans G = 2 transistors CMOS, avec G = 6 transistors CMOS. Décodeur N/2 N sans G = (N+). 2 N, avec G = (N+2). 2 N. 3. On a un décodeur 20/2 20. Il faut transistors CMOS. Avec un transistor par bit ( DRAM), la matrice ne fait que transistors. 4. Le premier décodeur 4/6 attaque (via l entrée G) 6 décodeur 4/6 qui attaque chacun 6 décodeur 4/6 et ainsi de suite jusqu à obtenir 2 20 lignes (il faut 5 couches de décodeurs). Nombre de transistors = On a deux décodeurs 0/2 0. Nombre de transistors = La sélection étagée est possible bits sur X, 8 bits sur Y. Cellule (325,69). Exercice 4.6. R/ W, adresses et VMA sont stables T AD après le front descendant de E. R/ W, adresses et VMA se maintiennent t AH après le front descendant de E. En lecture, les données doivent arriver t DSR avant le front descendant de E et doivent rester stables t AH après. En écriture, les données arrivent t DDW après le front descendant de E et restent stables t H après. 2. Période E t AD t DSR = 630 ns. 3. Période E/2 t DDW = 275 ns. 4. Non, les temps de maintien sont respectés automatiquement. Exercice bits en entrée, 4 bits en sortie. PROM 6 x I3, I2, I et I0 sur les adresses. O3, O2, O et O0 sur les données. In O3 O2 O O0 In O3 O2 O O

97 Exercice bits en entrée, 8 bits en sortie. PROM 6 x I3, I2, I et I0 sur les adresses. C3, C2, C et C0 et C03, C02, C0 et C00 sur les données. In C C0 In C C Exercice caractères de 8 lignes = PROM 024 x A0, A, A2 = sélection de la ligne, A3 à A9 = code ASCII. A2 A A0 D4 D3 D2 D D Exercice 4.0. I B2 = 4,2 ma. I C2 = 4,8 ma. β I B2 >> I C2 T2 saturé. V BE = V CE2 = 0.2 V T bloqué. V = 0.8 V, V2 = 0.2 V. L état est stable. 2. Aucun changement. 3. La tension 0 V fait basculer le montage. Les valeurs de courants et de tension sont identiques à la question, mais les indices et 2 sont inversés. 4. On déconnecte V et V2, l état reste stable. C est bien une mémoire. 339

98 5. Les amplificateurs de lecture détectent le sens du courant sur chaque sortie. Exercice 4.. Qs = Cs.Vs, Qb = Qs = Vfin.Cs, Qb = Vfin.Cb. 3. Vfin = Vs.Cs/(Cs + Cb). Exercice X X X X X X X 0 X X 0 X ,3 Ko/s. Exercice 4.3. Voir Voir figure et 2 page A Voir tableau AC CHARACTERISTICS page A-33 et chronogrammes page A Voir paragraphe «Erasing the AM27C024» page A Voir les trois paragraphes «Programming the AM27C024», «Program inhibit» et «Program verify» page A-29 ainsi que le tableau page A-30. Exercice 4.4. Voir

99 2. Voir tableau «Read cycle» page A-4 et chronogramme «Read cycle n 2» page A Voir tableau «Write cycle» page A-4 et chronogramme «Write cycle n 2» page A Corrigés chapitre 5 Exercice 5.. On a 4 sorties, chacune d elle comportant 4 termes produit des 4 variables d entrée. 2. Exercice 5.2. A B C D W X Y Z

100 0 0 X X X X 0 X X X X 0 0 X X X X 0 X X X X 0 X X X X X X X X 2. W= A+ B.D+ B.C, X = B.C, Y= B+ C, Z = A.B.C.D+ B.C.D + A.D+ B.C.D. 3. Exercice 5.3. A B C D EQ NE LT GT

101 EQ = A.B.C.D + A.B.C.D+ A.B.C.D + A.B.C.D, NE = A.C + A.C + B.D + B.D, 3. LT = A.C + A.B.D+ B. C.D, GT = A.C + A.B.D + B.C.D. Exercice 5.4. nb TA EA D 3 D 2 D D 0 C 0 C C 2 C 3 C 4 C 5 C

102 A b C d E F X 0 X X X X X 0 X X X X 2. C = D0.D2 + D0.D3 + 0 D.D2 + D.D2.D3 + D0.D2.D3 + D.D2.D3, C = D2.D3+ D0.D2 + D0.D.D3++ D0.D.D3++ D0.D.D3, C = D0.D + D0.D2 + 2 D.D2 + D2.D3 + D2.D3, C3 = D.D3+ D0.D2.D3+ D0.D.D2 + D0.D.D2 + D0.D.D2, C = D0.D2 + 4 D2.D3 + D0.D + D.D3, C = D0.D + D2.D3 + 5 D.D3 + D0.D2 + D.D2.D3, C = D.D2 + D0.D3 + 6 D2.D3 + D0.D + D.D2.D3. EA commande les buffers de sortie (actif à, haute impédance à 0). TA = 0 toutes les sorties Cn à L8 : 8 sorties avec 7 termes produit de 6 variables. 0 entrées, 2 sorties, 6 4. entrées/sorties en fonction de l état du buffer. 344

103 Exercice 5.5. S 2 S S 0 O 7 O 6 O 5 O 4 O 3 O 2 O O 0 345

104 0 0 0 D7 D6 D5 D4 D3 D2 D D0 0 0 D6 D5 D4 D3 D2 D D0 D7 0 0 D5 D4 D3 D2 D D0 D7 D6 0 D4 D3 D2 D D0 D7 D6 D5 0 0 D3 D2 D D0 D7 D6 D5 D4 0 D2 D D0 D7 D6 D5 D4 D3 0 D D0 D7 D6 D5 D4 D3 D2 D0 D7 D6 D5 D4 D3 D2 D 2. O7 = S 2.S.S 0.D7 + S 2.S.S 0.D6 + S 2.S.S 0.D5 + S 2.S.S 0.D4 +, S.S.S.D3+ S.S.S.D3+ S.S.S.D+ S.S.S.D O6 = S 2.S.S 0.D6 + S 2.S.S 0.D5 + S 2.S.S 0.D4 + S 2.S.S 0.D3+, S.S.S.D2+ S.S.S.D+ S.S.S.D0+ S.S.S.D O5 = S 2.S.S 0.D5 + S 2.S.S 0.D4 + S 2.S.S 0.D3+ S 2.S.S 0.D2 +, S.S.S.D+ S.S.S.D0+ S.S.S.D7+ S.S.S.D O4 = S 2.S.S 0.D4 + S 2.S.S 0.D3+ S 2.S.S 0.D2 + S 2.S.S 0.D+, S.S.S.D0+ S.S.S.D7+ S.S.S.D6+ S.S.S.D O3 = S 2.S.S 0.D3+ S 2.S.S 0.D2 + S 2.S.S 0.D+ S 2.S.S 0.D0 +, S.S.S.D7+ S.S.S.D6+ S.S.S.D5+ S.S.S.D O2 = S 2.S.S 0.D2 + S 2.S.S 0.D+ S 2.S.S 0.D0 + S 2.S.S 0.D7 +, S.S.S.D6+ S.S.S.D5+ S.S.S.D4+ S.S.S.D O = S 2.S.S 0.D+ S 2.S.S 0.D0 + S 2.S.S 0.D7 + S 2.S.S 0.D6 +, S.S.S.D5+ S.S.S.D4+ S.S.S.D3+ S.S.S.D O0 = S 2.S.S 0.D0 + S 2.S.S 0.D7 + S 2.S.S 0.D6 + S 2.S.S 0.D5 +, S.S.S.D4+ S.S.S.D3+ S.S.S.D2+ S.S.S.D R8 : 8 sorties comportant 8 termes produit de 20 variables. 2 entrées, 8 sorties. Actif au niveau bas on entre Dn

105 7.6 Corrigés chapitre 6 Exercice 6.. Le spectre étant infini, il faut mettre un filtre anti-repliement avec fc = /20.T. On prend ensuite fe = 2.fc. 2. Δ = /8 = 25 mv. 347

106 3. B : Valeur numérique Ex 7.Vref/8 0 6.Vref/8 0 5.Vref/ Vref/8 0 3.Vref/ Vref/8 00 Vref/ Te 2.Te 3.Te T t Ex - B t 4. SNR = 6.N db. 5. Ex 2.Vref B : Valeur numérique 7.Vref/8 0 6.Vref/8 0 5.Vref/ Vref/8 0 3.Vref/ Vref/8 00 Vref/ Te 2.Te 3.Te T t 348

107 6. B : Valeur numérique Ex 0 3.Vref/ Vref/8 00 Vref/ Te 2.Te 3.Te T t Ex - B t 7. SNR 3 db. ENOB 0,2 bits. Exercice 6.2. SNR = 6.N + 2. N 2. Dynamique = 20.log ( 2 ) Résolution = x00 %FSR 2 N SNR [db] Dynamique [db] Résolution [%FSR] Exercice 6.3. H b 0 Registre à décalage b 0 Ve CAN N bits b Registre à décalage b CNA N bits Vs b N- Registre à décalage b N- 349

108 2. Le montage est synchrone. 3. Le retard est fonction de la période de H. Exercice 6.4. Vref fait varier l amplitude, H fait varier la fréquence. Vcc Vref CNA N bits Vs b N- b b 0 Compteur N bits H 2. L EPROM contient une période échantillonnée de la sinusoïde. Vcc Vref CNA N bits Vs d N- d d 0 EPROM A M- A A 0 Compteur N bits H Exercice 6.5. S2 = S3 = b4 = b3 = b2 = b = b0 =, S sur Ex. 2. Qtot = 2CEx. 3. Q tot = -2CVx. Vx = -Ex. 4. Q tot = Cvref 2CVx. Vx = -Ex + Vref/2. 5. b4 =. 6. Q tot = 3Cvref/2 2CVx. Vx = -Ex + Vref/2 + Vref/4. 350

109 7. b3 =. 8. b2 = 0, b = 0, b0 =. Exercice 6.6. R D = R, R C = R, R B B = R, RA = R. 2. Itot = Vref / R. I A = Vref / 2R. V B B = Vref / I B B = Vref / 4R. VC = Vref / I C = Vref / 8R. V D = Vref / 8. I D = Vref / 6R. 5. Is = b 3.Vref / 2R + b 2.Vref / 4R + b.vref / 8R + b 0.Vref / 6R. Vs = (-Vref / 2)( b 3 + b 2 / 2 + b / 4 + b 0 / 8). B = 0, Vs = V. 6. Vref = -0 V, Vs = V. 7. On obtient en Vs une sinusoïde en opposition de phase dont l amplitude crête A vaut : B A V V V 8. Vs = Vref/2 + (-Vref / 2)( b 3 + b 2 / 2 + b / 4 + b 0 / 8). Le CNA fonctionne en code complément à 2. B Vs V V V V V V Exercice 6.7. Voir Voir Voir

110 4. Les timings page A-50. L alimentation et les découplages page A-56. Les diagrammes page A-6. Exercice 6.8. CNA 2 bits R-2R sortie tension Technologie BicMOS Alimentation 5 V Consommation 5 à 3 mw mv / bit en sortie Référence interne Bus microprocesseur Boîtiers DIP et SOIC 20 broches. 2. résolution 2 bits Précision ± /4 LSB Non-linéarité différentielle ± 3/4 LSB (monotone) Linéarité Voir figure page A Temps d établissement 6 μs (à ± LSB) 4. Le timing fig.2 page A-65. Le câblage page A-7. Les modes opérations page A-72 à A- 75. L interface 68HC page A

111 8 Annexe Data sheet page SN74LS00 A- SN74LS74A A-3 MC40B, MC408B A-7 MC403B A-9 AM27C024 A-25 CY7C09 A-37 AD676 A-47 DAC8562 A

112 354

113 QUAD 2-INPUT NAND GATE SN54/74LS00 ESD > 3500 Volts QUAD 2-INPUT NAND GATE VCC LOW POWER SCHOTTKY GND 4 J SUFFIX CERAMIC CASE N SUFFIX PLASTIC CASE D SUFFIX SOIC CASE 75A-02 ORDERING INFORMATION SN54LSXXJ SN74LSXXN SN74LSXXD Ceramic Plastic SOIC GUARANTEED OPERATING RANGES Symbol Parameter Min Typ Max Unit VCC Supply Voltage V TA Operating Ambient Temperature Range C IOH Output Current High 54, ma IOL Output Current Low ma FAST AND LS TTL DATA 5-2

114 SN54/74LS00 DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified) Limits Symbol Parameter Min Typ Max Unit Test Conditions i VIH Input HIGH Voltage 2.0 V VIL Input LOW Voltage V Guaranteed Input HIGH Voltage for All Inputs Guaranteed Input LOW Voltage for All Inputs VIK Input Clamp Diode Voltage V VCC = MIN, IIN = 8 ma VOH VOL Output HIGH Voltage Output LOW Voltage V VCC = MIN, IOH = MAX, VIN = VIH V or VIL per Truth Table 54, V IOL = 4.0 ma VCC = VCC MIN, VIN =VIL or VIH V IOL = 8.0 ma per Truth Table IIH Input HIGH Current 20 µa VCC = MAX, VIN = 2.7 V 0. ma VCC = MAX, VIN = 7.0 V IIL Input LOW Current 0.4 ma VCC = MAX, VIN = 0.4 V IOS Short Circuit Current (Note ) ma VCC = MAX ICC Power Supply Current Total, Output HIGH.6 ma VCC = MAX Total, Output LOW 4.4 Note : Not more than one output should be shorted at a time, nor for more than second. AC CHARACTERISTICS (TA = 25 C) Limits Symbol Parameter Min Typ Max Unit Test Conditions i tplh Turn-Off Delay, Input to Output ns VCC = 5.0 V tphl Turn-On Delay, Input to Output 0 5 ns CL = 5 pf FAST AND LS TTL DATA 5-3

115 DUAL D-TYPE POSITIVE EDGE-TRIGGERED FLIP-FLOP The SN54/ 74LS74A dual edge-triggered flip-flop utilizes Schottky TTL circuitry to produce high speed D-type flip-flops. Each flip-flop has individual clear and set inputs, and also complementary Q and Q outputs. Information at input D is transferred to the Q output on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level of the clock pulse and is not directly related to the transition time of the positive-going pulse. When the clock input is at either the HIGH or the LOW level, the D input signal has no effect. SN54/74LS74A DUAL D-TYPE POSITIVE EDGE-TRIGGERED FLIP-FLOP LOW POWER SCHOTTKY SET (SD) 4 (0) LOGIC DIAGRAM (Each Flip-Flop) 4 J SUFFIX CERAMIC CASE Q 5 (9) CLEAR (CD) (3) CLOCK 3 () D 2 (2) Q 6 (8) 4 4 N SUFFIX PLASTIC CASE D SUFFIX SOIC CASE 75A-02 ORDERING INFORMATION OPERATING MODE MODE SELECT TRUTH TABLE INPUTS OUTPUTS SD SD D Q Q SN54LSXXJ SN74LSXXN SN74LSXXD Ceramic Plastic SOIC Set Reset (Clear) *Undetermined Load (Set) Load 0 (Reset) L H L H H * Both outputs will be HIGH while both S D and C D are LOW, but the output states are unpredictable if S D and C D go HIGH simultaneously. If the levels at the set and clear are near V IL maximum then we cannot guarantee to meet the minimum level for V OH. H, h = HIGH Voltage Level L, I = LOW Voltage Level X = Don t Care i, h (q) = Lower case letters indicate the state of the referenced input (or output) one set-up time i, h (q) = prior to the HIGH to LOW clock transition. H L L H H X X X h l H L H H L L H H L H 2 3 D CP 4 SD CD LOGIC SYMBOL Q Q VCC = PIN 4 GND = PIN 7 D SD Q CP 0 CD 3 Q 9 8 FAST AND LS TTL DATA 5-

116 SN54/74LS74A GUARANTEED OPERATING RANGES Symbol Parameter Min Typ Max Unit VCC Supply Voltage TA Operating Ambient Temperature Range IOH Output Current High 54, ma IOL Output Current Low DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified) Limits Symbol Parameter Min Typ Max Unit Test Conditions i VIH Input HIGH Voltage 2.0 V VIL Input LOW Voltage V V C ma Guaranteed Input HIGH Voltage for All Inputs Guaranteed Input LOW Voltage for All Inputs VIK Input Clamp Diode Voltage V VCC = MIN, IIN = 8 ma VOH VOL Output HIGH Voltage Output LOW Voltage V VCC = MIN, IOH = MAX, VIN = VIH V or VIL per Truth Table 54, V IOL = 4.0 ma VCC = VCC MIN, VIN =VIL or VIH V IOL = 8.0 ma per Truth Table IIH IIL Input High Current Data, Clock Set, Clear Data, Clock Set, Clear Input LOW Current Data, Clock Set, Clear µa VCC = MAX, VIN = 2.7 V IOS Output Short Circuit Current (Note ) ma VCC = MAX ICC Power Supply Current 8.0 ma VCC = MAX Note : Not more than one output should be shorted at a time, nor for more than second. AC CHARACTERISTICS (TA = 25 C, VCC = 5.0 V) Limits ma ma VCC = MAX, VIN = 7.0 V VCC = MAX, VIN = 0.4 V Symbol Parameter Min Typ Max Unit Test Conditions i fmax Maximum Clock Frequency MHz Figure tplh tphl Clock, Clear, Set to Output AC SETUP REQUIREMENTS (TA = 25 C) 3 25 ns ns Limits Figure Symbol Parameter Min Typ Max Unit Test Conditions i tw(h) Clock 25 ns Figure tw(l) Clear, Set 25 ns Figure 2 ts Data Setup Time HIGH 20 ns Data Setup Time LOW 20 ns Figure th Hold Time 5.0 ns Figure VCC = 5.0 V CL = 5 pf VCC = 5.0 V FAST AND LS TTL DATA 5-2

117 SN54/74LS74A AC WAVEFORMS D*.3 V.3 V ts(l) th(l) tw(h) tw(l) ts(h) th(h) CP Q.3 V tphl.3 V fmax tplh.3 V.3 V tplh tphl Q.3 V.3 V *The shaded areas indicate when the input is permitted to change for predictable output performance. Figure. Clock to Output Delays, Data Set-Up and Hold Times, Clock Pulse Width tw SET.3 V.3 V tw CLEAR.3 V.3 V Q tplh.3 V tphl tplh tphl.3 V Q.3 V.3 V Figure 2. Set and Clear to Output Delays, Set and Clear Pulse Widths FAST AND LS TTL DATA 5-3

118 SEMICONDUCTOR TECHNICAL DATA The B Series logic gates are constructed with P and N channel enhancement mode devices in a single monolithic structure (Complementary MOS). Their primary use is where low power dissipation and/or high noise immunity is desired. Supply Voltage Range = 3.0 Vdc to 8 Vdc All Outputs Buffered Capable of Driving Two Low power TTL Loads or One Low power Schottky TTL Load Over the Rated Temperature Range. Double Diode Protection on All Inputs Except: Triple Diode Protection on MC40B and MC408B Pin for Pin Replacements for Corresponding CD4000 Series B Suffix Devices (Exceptions: MC4068B and MC4078B) L SUFFIX CERAMIC CASE 632 P SUFFIX PLASTIC CASE 646 ORDERING INFORMATION D SUFFIX SOIC CASE 75A MC4XXXBCP Plastic MC4XXXBCL Ceramic Î MC4XXXBD SOIC TA = 55 to 25 C for all packages. Î Î Î MAXIMUM RATINGS* (Voltages Referenced to VSS) Î Symbol Parameter Value Unit ÎÎ VDD DC Supply Voltage 0.5 to ÎÎ V Vin, Vout Input or Output Voltage (DC or Transient) 0.5 to VDD ÎÎ V lin, lout Input or Output Current (DC or Transient), ± 0 ma ÎÎ per Pin PD Power Dissipation, per Package ÎÎ 500 mw Tstg Storage Temperature ÎÎ 65 to + 50 C TL Lead Temperature (8 Second Soldering) ÎÎ 260 Î C * Maximum Ratings are those values beyond which damage to the device may occur. Temperature Derating: Plastic P and D/DW Packages: 7.0 mw/ C From 65 C To 25 C Ceramic L Packages: 2 mw/ C From 00 C To 25 C This device contains protection circuitry to guard against damage due to high static voltages or electric fields. However, precautions must be taken to avoid applications of any voltage higher than maximum rated voltages to this high-impedance circuit. For proper operation, Vin and Vout should be constrained to the range VSS (Vin or Vout) VDD. Unused inputs must always be tied to an appropriate logic voltage level (e.g., either VSS or VDD). Unused outputs must be left open. REV 3 /94 MOTOROLA Motorola, Inc. 995 CMOS LOGIC DATA MC400B 7

119 LOGIC DIAGRAMS NOR NAND OR AND MC400B Quad 2 Input NOR Gate MC40B Quad 2 Input NAND Gate MC407B Quad 2 Input OR Gate MC408B Quad 2 Input AND Gate INPUT MC4025B Triple 3 Input NOR Gate MC4023B Triple 3 Input NAND Gate MC4075B Triple 3 Input OR Gate MC4073B Triple 3 Input AND Gate 3 INPUT MC4002B Dual 4 Input NOR Gate MC402B Dual 4 Input NAND Gate MC4072B Dual 4 Input OR Gate MC4082B Dual 4 Input AND Gate 4 INPUT NC = 6, 8 NC = 6, 8 NC = 6, 8 NC = 6, INPUT MC4078B 8 Input NOR Gate MC4068B 8 Input NAND Gate NC = 6, 8 2 NC = 6, 8 VDD = PIN 4 VSS = PIN 7 FOR ALL DEVICES MC400B 8 MOTOROLA CMOS LOGIC DATA

120 PIN ASSIGNMENTS MC400B Quad 2 Input NOR Gate MC4002B Dual 4 Input NOR Gate MC40B Quad 2 Input NAND Gate MC402B Dual 4 Input NAND Gate IN A 4 VDD OUTA 4 VDD IN A 4 VDD OUTA 4 VDD IN 2A 2 3 IN 2D IN A 2 3 OUTB IN 2A 2 3 IN 2D IN A 2 3 OUTB OUTA 3 2 IN D IN 2A 3 2 IN 4B OUTA 3 2 IN D IN 2A 3 2 IN 4B OUTB 4 OUTD IN 3A 4 IN 3B OUTB 4 OUTD IN 3A 4 IN 3B IN B 5 0 OUTC IN 4A 5 0 IN 2B IN B 5 0 OUTC IN 4A 5 0 IN 2B IN 2B 6 9 IN 2C NC 6 9 IN B IN 2B 6 9 IN 2C NC 6 9 IN B VSS 7 8 IN C VSS 7 8 NC VSS 7 8 IN C VSS 7 8 NC MC4023B Triple 3 Input NAND Gate MC4025B Triple 3 Input NOR Gate MC4068B 8 Input NAND Gate MC407B Quad 2 Input OR Gate IN A 4 VDD IN A 4 VDD NC 4 VDD IN A 4 VDD IN 2A 2 3 IN 3C IN 2A 2 3 IN 3C IN 2 3 OUT IN 2A 2 3 IN 2D IN B 3 2 IN 2C IN B 3 2 IN 2C IN IN 8 OUTA 3 2 IN D IN 2B 4 IN C IN 2B 4 IN C IN 3 4 IN 7 OUTB 4 OUTD IN 3B 5 0 OUTC IN 3B 5 0 OUTC IN IN 6 IN B 5 0 OUTC OUTB 6 9 OUTA OUTB 6 9 OUTA NC 6 9 IN 5 IN 2B 6 9 IN 2C VSS 7 8 IN 3A VSS 7 8 IN 3A VSS 7 8 NC VSS 7 8 IN C MC4072B Dual 4 Input OR Gate MC4073B Triple 3 Input AND Gate MC4075B Triple 3 Input OR Gate MC4078B 8 Input NOR Gate OUTA 4 VDD IN A 4 VDD IN A 4 VDD NC 4 VDD IN A 2 3 OUTB IN 2A 2 3 IN 3C IN 2A 2 3 IN 3C IN 2 3 OUT IN 2A 3 2 IN 4B IN B 3 2 IN 2C IN B 3 2 IN 2C IN IN 8 IN 3A 4 IN 3B IN 2B 4 IN C IN 2B 4 IN C IN 3 4 IN 7 IN 4A 5 0 IN 2B IN 3B 5 0 OUTC IN 3B 5 0 OUTC IN IN 6 NC 6 9 IN B OUTB 6 9 OUTA OUTB 6 9 OUTA NC 6 9 IN 5 VSS 7 8 NC VSS 7 8 IN 3A VSS 7 8 IN 3A VSS 7 8 NC MC408B Quad 2 Input AND Gate MC4082B Dual 4 Input AND Gate IN A 4 VDD OUTA 4 VDD IN 2A 2 3 IN 2D IN A 2 3 OUTB OUTA 3 2 IN D IN 2A 3 2 IN 4B OUTB 4 OUTD IN 3A 4 IN 3B IN B 5 0 OUTC IN 4A 5 0 IN 2B IN 2B 6 9 IN 2C NC 6 9 IN B VSS 7 8 IN C VSS 7 8 NC NC = NO CONNECTION MOTOROLA CMOS LOGIC DATA MC400B 9

121 ÎÎ ÎÎ ÎÎ ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS) ÎÎ 55 C 25 C 25 C VDD ÎÎ Characteristic Symbol VdcÎÎ Î Min Max Min Typ # Max Min Max Unit ÎÎ Output Voltage 0 Level VOL Vdc ÎÎ Vin = VDD or ÎÎ Level VOH Vdc ÎÎ Vin = 0 or VDD ÎÎ ÎÎ Input Voltage 0 Level VIL Vdc (VO = 4.5 or 0.5 Vdc) ÎÎ (VO = 9.0 or.0 Vdc) ÎÎ (VO = 3.5 or.5 Vdc) ÎÎ 4.0 Level VIH ÎÎ Vdc (VO = 0.5 or 4.5 Vdc) ÎÎ (VO =.0 or 9.0 Vdc) (VO =.5 or 3.5 Vdc) Output Drive Current Î IOH madc (VOH = 2.5 Vdc) Source ÎÎ (VOH = 4.6 Vdc) (VOH = 9.5 Vdc) (VOH = 3.5 Vdc) ÎÎ (VOL = 0.4 Vdc) Sink IOL madc ÎÎ (VOL = 0.5 Vdc) 0.6 (VOL =.5 Vdc) ÎÎ Input Current Iin 5 ± 0. ± ± 0. ±.0 µadc ÎÎ Input Capacitance Cin (Vin = 0) ÎÎ ÎÎ ÎÎ pf Quiescent Current IDD µadc ÎÎ ÎÎ (Per Package) ÎÎ 30 Total Supply Current** IT 5.0 IT = (0.3 µa/khz) f + IDD/N µadc ÎÎ (Dynamic plus Quiescent, ÎÎ 0 ÎÎ IT = (0.6 µa/khz) f + IDD/N ÎÎ Per Gate, CL = 50 pf) ÎÎ 5 ÎÎ IT = (0.9 µa/khz) f + IDD/N #Data labelled Typ is not to be used for design purposes but is intended as an indication of the IC s potential performance. ** The formulas given are for the typical characteristics only at 25 C. To calculate total supply current at loads other than 50 pf: IT(CL) = IT(50 pf) + (CL 50) Vfk where: IT is in µa (per package), CL in pf, V = (VDD VSS) in volts, f in khz is input frequency, and k = 0.00 x the number of exercised gates per package. MC400B 0 MOTOROLA CMOS LOGIC DATA

122 ÎÎ B SERIES GATE SWITCHING TIMES ÎÎ ÎÎ SWITCHING CHARACTERISTICS* (CL = 50 pf, TA = 25 C) ÎÎ VDD Characteristic Symbol Vdc Min Typ # Max Unit ÎÎ Output Rise Time, All B Series Gates ttlh ns Î ttlh = (.35 ns/pf) CL + 33 ns Î ttlh = (0.60 ns/pf) CL + 20 ns ttlh = (0.40 ns/pf) CL + 20 ns 0 5 ÎÎ Output Fall Time, All B Series Gates tthl ns tthl = (.35 ns/pf) CL + 33 ns Î Î tthl = (0.60 ns/pf) CL + 20 ns tthl = (0.40 ns/pf) CL + 20 ns 0 5 ÎÎ Propagation Delay Time tplh, tphl ns MC400B, MC40B only tplh, tphl = (0.90 ns/pf) CL + 80 ns tplh, tphl = (0.36 ns/pf) CL + 32 ns tplh, tphl = (0.26 ns/pf) CL + 27 ns All Other 2, 3, and 4 Input Gates tplh, tphl = (0.90 ns/pf) CL + 5 ns tplh, tphl = (0.36 ns/pf) CL + 47 ns tplh, tphl = (0.26 ns/pf) CL + 37 ns 5 ÎÎ 8 Input Gates (MC4068B, MC4078B) tplh, tphl = (0.90 ns/pf) CL + 55 ns tplh, tphl = (0.36 ns/pf) CL + 62 ns tplh, tphl = (0.26 ns/pf) CL + 47 ns 0 ÎÎ * The formulas given are for the typical characteristics only at 25 C. #Data labelled Typ is not to be used for design purposes but is intended as an indication of the IC s potential performance. PULSE GENERATOR INPUT * 4 7 VDD VSS CL OUTPUT * All unused inputs of AND, NAND gates must be connected to VDD. All unused inputs of OR, NOR gates must be connected to VSS. INPUT OUTPUT INVERTING 20 ns 20 ns tphl OUTPUT NON INVERTING tthl tplh ttlh 90% 50% 0% tplh VDD 0 V 90% VOH 50% 0% VOL ttlh tphl 90% VOH 50% 0% VOL tthl Figure. Switching Time Test Circuit and Waveforms MOTOROLA CMOS LOGIC DATA MC400B

123 CIRCUIT SCHEMATIC NOR, OR GATES MC400B, MC407B One of Four Gates Shown, 6, 8, 3 VDD 4 VDD 2, 5, 9, 2 * 3, 4, 0, MC4025B, MC4075B One of Three Gates Shown VSS * Inverter omitted in MC400B 7 VSS, 3, VDD 2, 4, 2 4 VDD MC4002B, MC4072B One of Two Gates Shown VDD VSS VDD * 9, 6, 0 3, 9 2, 0 4 VDD 8, 5, 3 7 VSS * VSS * Inverter omitted in MC4025B VSS, 3 5, 4, 2 SAME AS ABOVE * Inverter omitted in MC4002B 7 VSS 2 VDD MC4078B Eight Input Gate 3 4 VDD VSS SAME AS ABOVE SAME AS ABOVE 3 2 SAME AS ABOVE 7 VSS MC400B 2 MOTOROLA CMOS LOGIC DATA

124 CIRCUIT SCHEMATIC NAND, AND GATES MC40B, MC408B One of Four Gates Shown 4 VDD * MC4023B, MC4073B One of Three Gates Shown VDD 2, 5, 9, 2 3, 4, 0,, 6, 8, 3 7 VSS * Inverter omitted in MC40B 2, 4, 2 4 VDD, 3, VSS VDD * 8, 5, 3 9, 6, 0 MC402B, MC4082B One of Two Gates Shown VSS * Inverter omitted in MC4023B 7 VSS VDD VDD MC4068B Eight Input Gate VDD 2, 0 3, 9 4, 2 5, VSS SAME AS ABOVE * 4 VDD, 3 2 * Inverter omitted in MC402B 7 VSS 3 VSS 5 4 SAME AS ABOVE 4 VDD VSS 9 0 SAME AS ABOVE VDD 3 2 SAME AS ABOVE 7 VSS VSS MOTOROLA CMOS LOGIC DATA MC400B 3

125 TYPICAL B SERIES GATE CHARACTERISTICS N CHANNEL DRAIN CURRENT (SINK) P CHANNEL DRAIN CURRENT (SOURCE) I D, DRAIN CURRENT (ma) TA = 55 C + 85 C 40 C + 25 C + 25 C I D, DRAIN CURRENT (ma) TA = 55 C + 85 C 40 C + 25 C + 25 C VDS, DRAIN TO SOURCE VOLTAGE (Vdc) VDS, DRAIN TO SOURCE VOLTAGE (Vdc) Figure 2. VGS = 5.0 Vdc Figure 3. VGS = 5.0 Vdc I D, DRAIN CURRENT (ma) TA = 55 C 40 C + 25 C + 85 C + 25 C I D, DRAIN CURRENT (ma) TA = 55 C 40 C + 25 C + 85 C + 25 C VDS, DRAIN TO SOURCE VOLTAGE (Vdc) VDS, DRAIN TO SOURCE VOLTAGE (Vdc) Figure 4. VGS = 0 Vdc Figure 5. VGS = 0 Vdc I D, DRAIN CURRENT (ma) TA = 55 C 40 C + 25 C + 25 C + 85 C I D, DRAIN CURRENT (ma) TA = 55 C 40 C + 25 C + 85 C + 25 C VDS, DRAIN TO SOURCE VOLTAGE (Vdc) Figure 6. VGS = 5 Vdc VDS, DRAIN TO SOURCE VOLTAGE (Vdc) Figure 7. VGS = 5 Vdc These typical curves are not guarantees, but are design aids. Caution: The maximum rating for output current is 0 ma per pin. MC400B 4 MOTOROLA CMOS LOGIC DATA

126 TYPICAL B SERIES GATE CHARACTERISTICS (cont d) VOLTAGE TRANSFER CHARACTERISTICS V out, OUTPUT VOLTAGE (Vdc) SINGLE INPUT NAND, AND MULTIPLE INPUT NOR, OR SINGLE INPUT NOR, OR MULTIPLE INPUT NAND, AND V out, OUTPUT VOLTAGE (Vdc) SINGLE INPUT NAND, AND MULTIPLE INPUT NOR, OR SINGLE INPUT NOR, OR MULTIPLE INPUT NAND, AND Vin, INPUT VOLTAGE (Vdc) Vin, INPUT VOLTAGE (Vdc) Figure 8. VDD = 5.0 Vdc Figure 9. VDD = 0 Vdc V out, OUTPUT VOLTAGE (Vdc) SINGLE INPUT NAND, AND MULTIPLE INPUT NOR, OR SINGLE INPUT NOR, OR MULTIPLE INPUT NAND, AND DC NOISE MARGIN The DC noise margin is defined as the input voltage range from an ideal or 0 input level which does not produce output state change(s). The typical and guaranteed limit values of the input values VIL and VIH for the output(s) to be at a fixed voltage VO are given in the Electrical Characteristics table. VIL and VIH are presented graphically in Figure. Guaranteed minimum noise margins for both the and 0 levels =.0 V with a 5.0 V supply 2.0 V with a 0.0 V supply 2.5 V with a 5.0 V supply Vin, INPUT VOLTAGE (Vdc) Figure 0. VDD = 5 Vdc Vout VDD Vout VDD VO VO VO VO VDD VDD 0 Vin 0 Vin VIL VIH (a) Inverting Function VIL VIH VSS = 0 VOLTS DC (b) Non Inverting Function Figure. DC Noise Immunity MOTOROLA CMOS LOGIC DATA MC400B 5

127 OUTLINE DIMENSIONS A B C L SUFFIX CERAMIC DIP PACKAGE CASE ISSUE Y L NOTES:. DIMENSIONING AND TOLERANCING PER ANSI Y4.5M, CONTROLLING DIMENSION: INCH. 3. DIMENSION L TO CENTER OF LEAD WHEN FORMED PARALLEL. 4. DIMENSION F MAY NARROW TO 0.76 (0.030) WHERE THE LEAD ENTERS THE CERAMIC BODY. T SEATING PLANE F D 4 PL G 0.25 (0.00) M T A N S K J 4 PL M 0.25 (0.00) M T B S INCHES MILLIMETERS DIM MIN MAX MIN MAX A B C D F G 0.00 BSC 2.54 BSC J K L BSC 7.62 BSC M N B P SUFFIX PLASTIC DIP PACKAGE CASE ISSUE L NOTES:. LEADS WITHIN 0.3 (0.005) RADIUS OF TRUE POSITION AT SEATING PLANE AT MAXIMUM MATERIAL CONDITION. 2. DIMENSION L TO CENTER OF LEADS WHEN FORMED PARALLEL. 3. DIMENSION B DOES NOT INCLUDE MOLD FLASH. 4. ROUNDED CORNERS OPTIONAL. A F H G D N SEATING PLANE C K L M J INCHES MILLIMETERS DIM MIN MAX MIN MAX A B C D F G 0.00 BSC 2.54 BSC H J K L BSC 7.62 BSC M N MC400B 6 MOTOROLA CMOS LOGIC DATA

128 OUTLINE DIMENSIONS A B P 7 PL D SUFFIX PLASTIC SOIC PACKAGE CASE 75A 03 ISSUE F 0.25 (0.00) M B M NOTES:. DIMENSIONING AND TOLERANCING PER ANSI Y4.5M, CONTROLLING DIMENSION: MILLIMETER. 3. DIMENSIONS A AND B DO NOT INCLUDE MOLD PROTRUSION. 4. MAXIMUM MOLD PROTRUSION 0.5 (0.006) PER SIDE. 5. DIMENSION D DOES NOT INCLUDE DAMBAR PROTRUSION. ALLOWABLE DAMBAR PROTRUSION SHALL BE 0.27 (0.005) TOTAL IN EXCESS OF THE D DIMENSION AT MAXIMUM MATERIAL CONDITION. T SEATING PLANE G D 4 PL K C 0.25 (0.00) M T B S A S R X 45 M J F MILLIMETERS INCHES DIM MIN MAX MIN MAX A B C D F G.27 BSC BSC J K M P R Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation consequential or incidental damages. Typical parameters which may be provided in Motorola data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including Typicals must be validated for each customer application by customer s technical experts. Motorola does not convey any license under its patent rights nor the rights of others. Motorola products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications intended to support or sustain life, or for any other application in which the failure of the Motorola product could create a situation where personal injury or death may occur. Should Buyer purchase or use Motorola products for any such unintended or unauthorized application, Buyer shall indemnify and hold Motorola and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges that Motorola was negligent regarding the design or manufacture of the part. Motorola and are registered trademarks of Motorola, Inc. Motorola, Inc. is an Equal Opportunity/Affirmative Action Employer. How to reach us: USA/EUROPE/Locations Not Listed: Motorola Literature Distribution; JAPAN: Nippon Motorola Ltd.; Tatsumi SPD JLDC, 6F Seibu Butsuryu Center, P.O. Box 2092; Phoenix, Arizona or Tatsumi Koto Ku, Tokyo 35, Japan MFAX: RMFAX0@ .sps.mot.com TOUCHTONE ASIA/PACIFIC: Motorola Semiconductors H.K. Ltd.; 8B Tai Ping Industrial Park, INTERNET: NET.com 5 Ting Kok Road, Tai Po, N.T., Hong Kong MOTOROLA CMOS LOGIC DATA MC400B/D 7

129 SEMICONDUCTOR TECHNICAL DATA The MC403B dual type D flip flop is constructed with MOS P channel and N channel enhancement mode devices in a single monolithic structure. Each flip flop has independent Data, (D), Direct Set, (S), Direct Reset, (R), and Clock (C) inputs and complementary outputs (Q and Q). These devices may be used as shift register elements or as type T flip flops for counter and toggle applications. Static Operation Diode Protection on All Inputs Supply Voltage Range = 3.0 Vdc to 8 Vdc Logic Edge Clocked Flip Flop Design Logic state is retained indefinitely with clock level either high or low; information is transferred to the output only on the positive going edge of the clock pulse Capable of Driving Two Low power TTL Loads or One Low power Schottky TTL Load Over the Rated Temperature Range Pin for Pin Replacement for CD403B Î Î Î MAXIMUM RATINGS* (Voltages Referenced to VSS) Symbol Parameter Value Unit Î VDD DC Supply Voltage 0.5 to ÎÎ V Vin, Vout Input or Output Voltage (DC or Transient) 0.5 to VDD ÎÎ V lin, lout Input or Output Current (DC or Transient), ± 0 ÎÎ per Pin ÎÎ ma PD Power Dissipation, per Package 500 ÎÎ mw Tstg Storage Temperature 65 to + 50 ÎÎ C TL Lead Temperature (8 Second Soldering) 260 ÎÎ C * Maximum Ratings are those values beyond which damage to the device may occur. Temperature Derating: Plastic P and D/DW Packages: 7.0 mw/ C From 65 C To 25 C Ceramic L Packages: 2 mw/ C From 00 C To 25 C Inputs TRUTH TABLE Outputs Clock Data Reset Set Q Q X 0 0 Q Q X X 0 0 X X 0 0 X X X = Don t Care = Level Change No Change L SUFFIX CERAMIC CASE 632 ORDERING INFORMATION MC4XXXBCP MC4XXXBCL MC4XXXBD Plastic Ceramic SOIC TA = 55 to 25 C for all packages BLOCK DIAGRAM D C D C S R S R Q Q Q Q VDD = PIN 4 VSS = PIN 7 P SUFFIX PLASTIC CASE 646 D SUFFIX SOIC CASE 75A REV 3 /94 MOTOROLA Motorola, Inc. 995 CMOS LOGIC DATA MC403B 45

130 ÎÎ ÎÎ ÎÎ ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS) ÎÎ 55 C 25 C 25 C VDD ÎÎ Characteristic Symbol VdcÎÎ Î Min Max Min Typ # Max Min Max Unit ÎÎ Output Voltage 0 Level VOL Vdc ÎÎ Vin = VDD or ÎÎ Vin = 0 or VDD Level VOH Vdc ÎÎ ÎÎ ÎÎ Input Voltage 0 Level VIL Vdc (VO = 4.5 or 0.5 Vdc) ÎÎ (VO = 9.0 or.0 Vdc) ÎÎ (VO = 3.5 or.5 Vdc) ÎÎ 4.0 (VO = 0.5 or 4.5 Vdc) Level VIH Vdc (VO =.0 or 9.0 Vdc) (VO =.5 or 3.5 Vdc) ÎÎ ÎÎ Output Drive Current Î IOH madc ÎÎ (VOH = 2.5 Vdc) Source ÎÎ (VOH = 4.6 Vdc) (VOH = 9.5 Vdc) (VOH = 3.5 Vdc) ÎÎ 0.9 ÎÎ 2.4 ÎÎ (VOL = 0.4 Vdc) Sink IOL madc (VOL = 0.5 Vdc) (VOL =.5 Vdc) ÎÎ 2.4 ÎÎ Input Current Iin 5 ± 0. ± ± 0. ±.0 µadc ÎÎ Input Capacitance Cin pf ÎÎ ÎÎ (Vin = 0) Quiescent Current IDD 5.0 ÎÎ µadc (Per Package) ÎÎ Total Supply Current** ÎÎ IT 5.0 ÎÎ IT = (0.75 µa/khz) f + IDD µadc ÎÎ ÎÎ (Dynamic plus Quiescent, ÎÎ 0 ÎÎ IT = (.5 µa/khz) f + IDD ÎÎ Per Package) (CL = 50 pf on all outputs, all ÎÎ 5 ÎÎ IT = (2.3 µa/khz) f + IDD ÎÎ buffers switching) #Data labelled Typ is not to be used for design purposes but is intended as an indication of the IC s potential performance. Î ** The formulas given are for the typical characteristics only at 25 C. To calculate total supply current at loads other than 50 pf: IT(CL) = IT(50 pf) + (CL 50) Vfk where: IT is in µa (per package), CL in pf, V = (VDD VSS) in volts, f in khz is input frequency, and k = This device contains protection circuitry to guard against damage PIN ASSIGNMENT due to high static voltages or electric fields. However, precautions must be taken to avoid applications of any voltage higher than maximum rated QA 4 VDD voltages to this high-impedance circuit. For proper operation, Vin and QA 2 3 QB Vout should be constrained to the range VSS (Vin or Vout) VDD. Unused inputs must always be tied to an appropriate logic voltage CA 3 2 QB level (e.g., either VSS or VDD). Unused outputs must be left open. RA 4 CB DA SA VSS RB DB SB MC403B 46 MOTOROLA CMOS LOGIC DATA

131 ÎÎ ÎÎ ÎÎ SWITCHING CHARACTERISTICS* (CL = 50 pf, TA = 25 C) ÎÎ Characteristic Symbol VDD Min Typ # Max Unit Output Rise and Fall Time ttlh, Î ns ttlh, tthl = (.5 ns/pf) CL + 25 ns ttlh, tthl = (0.75 ns/pf) CL ns tthl ttlh, tthl = (0.55 ns/pf) CL ns Propagation Delay Time tplh ÎÎ ns Î Clock to Q, Q tplh, tphl = (.7 ns/pf) CL + 90 ns tphl Î tplh, tphl = (0.66 ns/pf) CL + 42 ns 0 tplh, tphl = (0.5 ns/pf) CL + 25 ns 5 ÎÎ Set to Q, Q Î tplh, tphl = (.7 ns/pf) CL + 90 ns Î tplh, tphl = (0.66 ns/pf) CL + 42 ns 0 tplh, tphl = (0.5 ns/pf) CL + 25 ns 5 ÎÎ Reset to Q, Q tplh, tphl = (.7 ns/pf) CL ns Î Î tplh, tphl = (0.66 ns/pf) CL + 67 ns 0 tplh, tphl = (0.5 ns/pf) CL + 50 ns 5 ÎÎ Setup Times** tsu ns Î Î Hold Times** th ns Î Î 7.5 Clock Pulse Width twl, twh Î ns Clock Pulse Frequency Î fcl MHz Î 0 5 ÎÎ Clock Pulse Rise and Fall Time ttlh µs Î tthl Î Set and Reset Pulse Width twl, twh Î ns Î 35 Removal Times trem ns Î Set Î 5 Reset * The formulas given are for the typical characteristics only at 25 C. #Data labelled Typ is not to be used for design purposes but is intended as an indication of the IC s potential performance. ** Data must be valid for 250 ns with a 5 V supply, 00 ns with 0 V, and 70 ns with 5 V. S C LOGIC DIAGRAM (/2 of Device Shown) C Q D C C C C Q C C C C C R MOTOROLA CMOS LOGIC DATA MC403B 47

132 20 ns 20 ns D tsu (H) C Q tplh twh 90% 50% 0% ttlh tsu (L) th fcl 90% 50% 0% 90% 50% 0% twl tthl tphl VDD VSS 20 ns VDD VSS VOH VOL SET OR RESET CLOCK Q OR Q 20 ns 20 ns 90% tplh tphl tw 50% 0% trem 20 ns 20 ns 90% 50% 0% 50% tw VDD VSS VDD VSS VOH VOL Inputs R and S low. Figure. Dynamic Signal Waveforms (Data, Clock, and Output) Figure 2. Dynamic Signal Waveforms (Set, Reset, Clock, and Output) TYPICAL APPLICATIONS n STAGE SHIFT REGISTER 2 nth D D Q D Q D Q Q C Q C Q C Q CLOCK BINARY RIPPLE UP COUNTER (Divide by 2n) 2 nth D Q D Q D Q Q CLOCK C Q C Q C Q T FLIP FLOP MODIFIED RING COUNTER (Divide by (n+)) 2 nth D Q D Q D Q Q C Q C Q C Q CLOCK MC403B 48 MOTOROLA CMOS LOGIC DATA

133 OUTLINE DIMENSIONS A B C L SUFFIX CERAMIC DIP PACKAGE CASE ISSUE Y L NOTES:. DIMENSIONING AND TOLERANCING PER ANSI Y4.5M, CONTROLLING DIMENSION: INCH. 3. DIMENSION L TO CENTER OF LEAD WHEN FORMED PARALLEL. 4. DIMENSION F MAY NARROW TO 0.76 (0.030) WHERE THE LEAD ENTERS THE CERAMIC BODY. T SEATING PLANE F D 4 PL G 0.25 (0.00) M T A N S K J 4 PL M 0.25 (0.00) M T B S INCHES MILLIMETERS DIM MIN MAX MIN MAX A B C D F G 0.00 BSC 2.54 BSC J K L BSC 7.62 BSC M N B P SUFFIX PLASTIC DIP PACKAGE CASE ISSUE L NOTES:. LEADS WITHIN 0.3 (0.005) RADIUS OF TRUE POSITION AT SEATING PLANE AT MAXIMUM MATERIAL CONDITION. 2. DIMENSION L TO CENTER OF LEADS WHEN FORMED PARALLEL. 3. DIMENSION B DOES NOT INCLUDE MOLD FLASH. 4. ROUNDED CORNERS OPTIONAL. A F H G D N SEATING PLANE C K L M J INCHES MILLIMETERS DIM MIN MAX MIN MAX A B C D F G 0.00 BSC 2.54 BSC H J K L BSC 7.62 BSC M N MOTOROLA CMOS LOGIC DATA MC403B 49

134 OUTLINE DIMENSIONS A B P 7 PL D SUFFIX PLASTIC SOIC PACKAGE CASE 75A 03 ISSUE F 0.25 (0.00) M B M NOTES:. DIMENSIONING AND TOLERANCING PER ANSI Y4.5M, CONTROLLING DIMENSION: MILLIMETER. 3. DIMENSIONS A AND B DO NOT INCLUDE MOLD PROTRUSION. 4. MAXIMUM MOLD PROTRUSION 0.5 (0.006) PER SIDE. 5. DIMENSION D DOES NOT INCLUDE DAMBAR PROTRUSION. ALLOWABLE DAMBAR PROTRUSION SHALL BE 0.27 (0.005) TOTAL IN EXCESS OF THE D DIMENSION AT MAXIMUM MATERIAL CONDITION. T SEATING PLANE G D 4 PL K C 0.25 (0.00) M T B S A S R X 45 M J F MILLIMETERS INCHES DIM MIN MAX MIN MAX A B C D F G.27 BSC BSC J K M P R Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation consequential or incidental damages. Typical parameters which may be provided in Motorola data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including Typicals must be validated for each customer application by customer s technical experts. Motorola does not convey any license under its patent rights nor the rights of others. Motorola products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications intended to support or sustain life, or for any other application in which the failure of the Motorola product could create a situation where personal injury or death may occur. Should Buyer purchase or use Motorola products for any such unintended or unauthorized application, Buyer shall indemnify and hold Motorola and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges that Motorola was negligent regarding the design or manufacture of the part. Motorola and are registered trademarks of Motorola, Inc. Motorola, Inc. is an Equal Opportunity/Affirmative Action Employer. How to reach us: USA/EUROPE/Locations Not Listed: Motorola Literature Distribution; JAPAN: Nippon Motorola Ltd.; Tatsumi SPD JLDC, 6F Seibu Butsuryu Center, P.O. Box 2092; Phoenix, Arizona or Tatsumi Koto Ku, Tokyo 35, Japan MFAX: RMFAX0@ .sps.mot.com TOUCHTONE ASIA/PACIFIC: Motorola Semiconductors H.K. Ltd.; 8B Tai Ping Industrial Park, INTERNET: NET.com 5 Ting Kok Road, Tai Po, N.T., Hong Kong MC403B 50 MOTOROLA CMOS LOGIC MC403B/D DATA

135 FINAL Am27C024 Megabit (65 K x 6-Bit) CMOS EPROM DISTINCTIVE CHARACTERISTICS Fast access time Speed options as fast as 55 ns Low power consumption 20 µa typical CMOS standby current JEDEC-approved pinout 40-Pin DIP/PDIP 44-Pin PLCC Single +5 V power supply GENERAL DESCRIPTION The Am27C024 is a Megabit, ultraviolet erasable programmable read-only memory. It is organized as 64 Kwords by 6 bits per word, operates from a single +5 V supply, has a static standby mode, and features fast single address location programming. Products are available in windowed ceramic DIP packages, as well as plastic one time programmable (OTP) PDIP and PLCC packages. Data can be typically accessed in less than 55 ns, allowing high-performance microprocessors to operate without any WAIT states. The device offers separate Output Enable (OE#) and Chip Enable (CE#) controls, ±0% power supply tolerance standard 00% Flashrite programming Typical programming time of 8 seconds Latch-up protected to 00 ma from V to V CC + V High noise immunity Versatile features for simple interfacing Both CMOS and TTL input/output compatibility Two line control functions thus eliminating bus contention in a multiple bus microprocessor system. AMD s CMOS process technology provides high speed, low power, and high noise immunity. Typical power consumption is only 25 mw in active mode, and 00 µw in standby mode. All signals are TTL levels, including programming signals. Bit locations may be programmed singly, in blocks, or at random. The device supports AMD s Flashrite programming algorithm (00 µs pulses), resulting in a typical programming time of 8 seconds. BLOCK DIAGRAM V CC V SS V PP Data Outputs DQ0 DQ5 OE# CE# PGM# Output Enable Chip Enable and Prog Logic Output Buffers A0 A5 Address Inputs Y Decoder X Decoder Y Gating,048,576 Bit Cell Matrix 06780J- Publication# Rev: J Amendment/0 Issue Date: May 998

136 PRODUCT SELECTOR GUIDE Family Part Number Speed Options Am27C024 V CC = 5.0 V ± 5% V CC = 5.0 V ± 0% Max Access Time (ns) CE# (E#) Access (ns) OE# (G#) Access (ns) CONNECTION DIAGRAMS DIP PLCC V PP CE# (E#) DQ V CC PGM# (P#) NC DQ3 DQ4 DQ5 CE (E) V PP DU (Note 2) V CC PGM# (P#) NC A5 A4 DQ4 DQ3 DQ2 DQ DQ0 DQ9 DQ8 V SS DQ7 DQ6 DQ5 DQ4 DQ A5 A4 A3 A2 A A0 A9 V SS A8 A7 A6 A5 A4 DQ2 DQ DQ0 DQ9 DQ8 V SS NC DQ7 DQ6 DQ5 DQ A3 A2 A A0 A9 V SS NC A8 A7 A6 A5 DQ2 DQ DQ0 OE# (G#) A3 A2 A A J-2 DQ3 DQ2 DQ DQ0 OE# (G#) DU (Note 2) A0 A A2 A3 A J-3 Notes:. JEDEC nomenclature is in parenthesis. 2. Don t use (DU) for PLCC. PIN DESIGNATIONS LOGIC SYMBOL A0 A5 = Address Inputs CE# (E#) DQ0 DQ5 OE# (G#) PGM# (P#) V CC V PP V SS NC = Chip Enable Input = Data Input/Outputs = Output Enable Input = Program Enable Input = V CC Supply Voltage = Program Voltage Input = Ground = No Internal Connection 6 A0 A5 CE# (E#) PGM# (P#) OE# (G#) DQ0 DQ J-4 2 Am27C024

137 ORDERING INFORMATION UV EPROM Products AMD standard products are available in several packages and operating ranges. The order number (Valid Combination) is formed by a combination of the following: AM27C D C 5 B OPTIONAL PROCESSING Blank = Standard Processing B = Burn-In VOLTAGE TOLERANCE 5 = V CC ± 5%, 55 ns only See Product Selector Guide and Valid Combinations TEMPERATURE RANGE C = Commercial (0 C to +70 C) I = Industrial ( 40 C to +85 C) E = Extended ( 55 C to +25 C) PACKAGE TYPE D = 40-Pin Ceramic DIP (CDV040) SPEED OPTION See Product Selector Guide and Valid Combinations DEVICE NUMBER/DESCRIPTION Am27C024 Megabit (64 K x 6-Bit) CMOS UV EPROM AM27C V CC = 5.0 V ± 5% Valid Combinations DC5, DC5B, DI5, DI5B Valid Combinations Valid Combinations list configurations planned to be supported in volume for this device. Consult the local AMD sales office to confirm availability of specific valid combinations and to check on newly released combinations. AM27C V CC = 5.0 V ± 0% AM27C DC, DCB, DI, DIB AM27C AM27C AM27C DC, DCB, DI, DIB, DE, DEB AM27C AM27C V CC = 5.0 V ± 5% DC, DCB, DI, DIB Am27C024 3

138 ORDERING INFORMATION OTP EPROM Products AMD standard products are available in several packages and operating ranges. The order number (Valid Combination) is formed by a combination of the following: AM27C J C 5 OPTIONAL PROCESSING Blank = Standard Processing VOLTAGE TOLERANCE 5 = V CC ± 5%, 55 ns only See Product Selector Guide and Valid Combinations TEMPERATURE RANGE C = Commercial (0 C to +70 C) I = Industrial ( 40 C to +85 C) PACKAGE TYPE P = 40-Pin Plastic DIP (PD 040) J = 44-Pin Plastic Leaded Chip Carrier (PL 044) SPEED OPTION See Product Selector Guide and Valid Combinations DEVICE NUMBER/DESCRIPTION Am27C024 Megabit (64 K x 6-Bit) CMOS OTP EPROM AM27C V CC = 5.0 V ± 5% Valid Combinations PC5, PI5, JC5, JI5 Valid Combinations Valid Combinations list configurations planned to be supported in volume for this device. Consult the local AMD sales office to confirm availability of specific valid combinations and to check on newly released combinations. AM27C V CC = 5.0 V ± 0% AM27C AM27C AM27C JC, PC, JI, PI AM27C AM27C AM27C V CC = 5.0 V ± 5% 4 Am27C024

139 FUNCTIONAL DESCRIPTION Device Erasure In order to clear all locations of their programmed contents, the device must be exposed to an ultraviolet light source. A dosage of 5 W seconds/cm 2 is required to completely erase the device. This dosage can be obtained by exposure to an ultraviolet lamp wavelength of 2537 Å with intensity of 2,000 µw/cm 2 for 5 to 20 minutes. The device should be directly under and about one inch from the source, and all filters should be removed from the UV light source prior to erasure. Note that all UV erasable devices will erase with light sources having wavelengths shorter than 4000 Å, such as fluorescent light and sunlight. Although the erasure process happens over a much longer time period, exposure to any light source should be prevented for maximum system reliability. Simply cover the package window with an opaque label or substance. Device Programming Upon delivery, or after each erasure, the device has all of its bits in the ONE, or HIGH state. ZEROs are loaded into the device through the programming procedure. The device enters the programming mode when 2.75 V ± 0.25 V is applied to the V PP pin, and CE# and PGM# are at V IL. For programming, the data to be programmed is applied 6 bits in parallel to the data pins. The flowchart in the Programming section of the EPROM Products Data Book (Section 5, Figure 5-) shows AMD s Flashrite algorithm. The Flashrite algorithm reduces programming time by using a 00 µs programming pulse and by giving each address only as many pulses to reliably program the data. After each pulse is applied to a given address, the data in that address is verified. If the data does not verify, additional pulses are given until it verifies or the maximum pulses allowed is reached. This process is repeated while sequencing through each address of the device. This part of the algorithm is done at V CC = 6.25 V to assure that each EPROM bit is programmed to a sufficiently high threshold voltage. After the final address is completed, the entire EPROM memory is verified at V CC = V PP = 5.25 V. Please refer to Section 5 of the EPROM Products Data Book for additional programming information and specifications. Program Inhibit Programming different data to multiple devices in parallel is easily accomplished. Except for CE#, all like inputs of the devices may be common. A TTL low-level program pulse applied to one device s CE# input with V PP = 2.75 V ± 0.25 V and PGM# LOW will program that particular device. A high-level CE# input inhibits the other devices from being programmed. Program Verify A verification should be performed on the programmed bits to determine that they were correctly programmed. The verify should be performed with OE# and CE# at V IL, PGM# at V IH, and V PP between 2.5 V and 3.0 V. Autoselect Mode The autoselect mode provides manufacturer and device identification through identifier codes on DQ0 DQ7. This mode is primarily intended for programming equipment to automatically match a device to be programmed with its corresponding programming algorithm. This mode is functional in the 25 C ± 5 C ambient temperature range that is required when programming the device. To activate this mode, the programming equipment must force V H on address line A9. Two identifier bytes may then be sequenced from the device outputs by toggling address line A0 from V IL to V IH (that is, changing the address from 00h to 0h). All other address lines must be held at V IL during the autoselect mode. Byte 0 (A0 = V IL ) represents the manufacturer code, and Byte (A0 = V IH ), the device identifier code. Both codes have odd parity, with DQ7 as the parity bit. Read Mode To obtain data at the device outputs, Chip Enable (CE#) and Output Enable (OE#) must be driven low. CE# controls the power to the device and is typically used to select the device. OE# enables the device to output data, independent of device selection. Addresses must be stable for at least t ACC t OE. Refer to the Switching Waveforms section for the timing diagram. Standby Mode The device enters the CMOS standby mode when CE# is at V CC ± 0.3 V. Maximum V CC current is reduced to 00 µa. The device enters the TTL-standby mode when CE# is at V IH. Maximum V CC current is reduced to.0 ma. When in either standby mode, the device places its outputs in a high-impedance state, independent of the OE# input. Output OR-Tieing To accommodate multiple memory connections, a two-line control function provides: Low memory power dissipation, and Assurance that output bus contention will not occur. CE# should be decoded and used as the primary device-selecting function, while OE# be made a common Am27C024 5

140 connection to all devices in the array and connected to the READ line from the system control bus. This assures that all deselected memory devices are in their low-power standby mode and that the output pins are only active when data is desired from a particular memory device. System Applications During the switch between active and standby conditions, transient current peaks are produced on the rising and falling edges of Chip Enable. The magnitude of these transient current peaks is dependent on the output capacitance loading of the device. At a minimum, a 0. µf ceramic capacitor (high frequency, low inherent inductance) should be used on each device between V CC and V SS to minimize transient effects. In addition, to overcome the voltage drop caused by the inductive effects of the printed circuit board traces on EPROM arrays, a 4.7 µf bulk electrolytic capacitor should be used between V CC and V SS for each eight devices. The location of the capacitor should be close to where the power supply is connected to the array. MODE SELECT TABLE Mode CE# OE# PGM# A0 A9 V PP Outputs Read V IL V IL X X X X D OUT Output Disable X V IH X X X X High Z Standby (TTL) V IH X X X X X High Z Standby (CMOS) V CC ± 0.3 V X X X X X High Z Program V IL X V IL X X V PP D IN Program Verify V IL V IL V IH X X V PP D OUT Program Inhibit V IH X X X X V PP High Z Autoselect (Note 3) Manufacturer Code V IL V IL V IH V IL V H X 0h Device Code V IL V IL V IH V IH V H X 8Ch Notes:. V H = 2.0 V ± 0.5 V. 2. X = Either V IH or V IL. 3. A A8 and A0 5 = V IL 4. See DC Programming Characteristics for V PP voltage during programming. 6 Am27C024

141 ABSOLUTE MAXIMUM RATINGS Storage Temperature OTP Products C to +25 C All Other Products C to +50 C Ambient Temperature with Power Applied C to +25 C Voltage with Respect to V SS All pins except A9, V PP, V CC V to V CC V A9 and V PP (Note 2) V to 3.5 V V CC (Note ) V to 7.0 V Notes:. Minimum DC voltage on input or I/O pins 0.5 V. During voltage transitions, the input may overshoot V SS to 2.0 V for periods of up to 20 ns. Maximum DC voltage on input and I/O pins is V CC + 5 V. During voltage transitions, input and I/O pins may overshoot to V CC V for periods up to 20 ns. 2. Minimum DC input voltage on A9 is 0.5 V. During voltage transitions, A9 and V PP may overshoot V SS to 2.0 V for periods of up to 20 ns. A9 and V PP must not exceed +3.5 V at any time. Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only; functional operation of the device at these or any other conditions above those indicated in the operational sections of this specification is not implied. Exposure of the device to absolute maximum ratings for extended periods may affect device reliability. OPERATING RANGES Commercial (C) Devices Ambient Temperature (T A ) C to +70 C Industrial (I) Devices Ambient Temperature (T A ) C to +85 C Extended (E) Devices Ambient Temperature (T A ) C to +25 C Supply Read Voltages V CC for ± 5% devices V to V V CC for ± 0% devices V to V Operating ranges define those limits between which the functionality of the device is guaranteed. Am27C024 7

142 DC CHARACTERISTICS over operating range (unless otherwise specified) Parameter Symbol Parameter Description Test Conditions Min Max Unit V OH Output HIGH Voltage I OH = 400 µa 2.4 V V OL Output LOW Voltage I OL = 2. ma 0.45 V V IH Input HIGH Voltage 2.0 V CC V V IL Input LOW Voltage V Input Load Current V = 0 V to V C/I Devices.0 I LI IN CC E Devices 5.0 µa I LO Output Leakage Current V OUT = 0 V to V CC 5.0 µa I CC V CC Active Current (Note 2) CE# = V IL, f = 0 MHz, I OUT = 0 ma C/I Devices 50 E Devices 60 ma I CC2 V CC TTL Standby Current CE# = V IH.0 ma I CC3 V CC CMOS Standby Current CE# = V CC ± 0.3 V 00 µa I PP V PP Supply Current (Read) CE# = OE# = V IL, V PP = V CC 00 µa Caution: The device must not be removed from (or inserted into) a socket when V CC or V PP is applied. Notes:. V CC must be applied simultaneously or before V PP, and removed simultaneously or after V PP.. 2. I CC is tested with OE# = V IH to simulate open outputs. 3. Minimum DC Input Voltage is 0.5 V. During transitions, the inputs may overshoot to 2.0 V for periods less than 20 ns. Maximum DC Voltage on output pins is V CC V, which may overshoot to V CC V for periods less than 20 ns Supply Current in ma Supply Current in ma Frequency in MHz Temperature in C 06780J J-6 Figure. Typical Supply Current vs. Frequency V CC = 5.5 V, T = 25 C Figure 2. Typical Supply Current vs. Temperature V CC = 5.5 V, f = 0 MHz 8 Am27C024

143 TEST CONDITIONS 5.0 V Table. Test Specifications Device Under Test C L 6.2 kω 2.7 kω Output Load Test Condition -55 Output Load Capacitance, C L (including jig capacitance) All others TTL gate Unit pf Input Rise and Fall Times 20 ns Input Pulse Levels V Note: Diodes are IN3064 or equivalents. Figure 3. Test Setup 06780J-7 Input timing measurement reference levels Output timing measurement reference levels.5 0.8, 2.0 V.5 0.8, 2.0 V SWITCHING TEST WAVEFORM 3 V 2.4 V 2.0 V 2.0 V.5 V Test Points.5 V Test Points 0 V Input Output 0.45 V Input 0.8 V 0.8 V Output Note: For C L = 30 pf. Note: For C L = 00 pf J-8 KEY TO SWITCHING WAVEFORMS WAVEFORM INPUTS OUTPUTS Steady Changing from H to L Changing from L to H Don t Care, Any Change Permitted Changing, State Unknown Does Not Apply Center Line is High Impedance State (High Z) KS00000-PAL Am27C024 9

144 AC CHARACTERISTICS Parameter Symbols Am27C024 JEDEC Standard Description Test Setup Unit t AVQV t ACC Address to Output Delay CE#, OE# = V IL Max ns t ELQV t CE Chip Enable to Output Delay OE# = V IL Max ns t GLQV t OE Output Enable to Output Delay CE# = V IL Max ns t EHQZ t GHQZ t DF (Note 2) Chip Enable High or Output Enable High to Output High Z, Whichever Occurs First Max ns t AXQX t OH Addresses, CE# or OE#, Output Hold Time from Whichever Occurs First Min ns Caution: Do not remove the device from (or insert it into) a socket or board that has V PP or V CC applied. Notes:. V CC must be applied simultaneously or before V PP, and removed simultaneously or after V PP. 2. This parameter is sampled and not 00% tested. 3. Switching characteristics are over operating range, unless otherwise specified. 4. See Figure 3 and Table for test specifications. SWITCHING WAVEFORMS 2.4 Addresses Addresses Valid CE# t CE OE# Output High Z t ACC (Note ) t OE t DF (Note 2) Valid Output Notes:. OE# may be delayed up to t ACC t OE after the falling edge of the addresses without impact on t ACC. 2. t DF is specified from OE# or CE#, whichever occurs first. t OH High Z 06780J-9 PACKAGE CAPACITANCE Parameter Symbol Parameter Description Test Conditions CDV040 PD 040 PL 044 Typ Max Typ Max Typ Max Unit C IN Input Capacitance V IN = pf C OUT Output Capacitance V OUT = pf Notes:. This parameter is only sampled and not 00% tested. 2. T A = +25 C, f = MHz. 0 Am27C024

145 PHYSICAL DIMENSIONS* CDV Pin Ceramic Dual In-Line Package, UV Lens (measured in inches) DATUM D CENTER PLANE INDEX AND TERMINAL NO. I.D. AREA UV Lens TOP VIEW DATUM D CENTER PLANE.700 MAX BASE PLANE SEATING PLANE MIN BSC.300 BSC.600 BSC SIDE VIEW END VIEW H-3 CDV040 DF ae * For reference only. BSC is an ANSI standard for Basic Space Centering. PD Pin Plastic Dual In-Line Package (measured in inches) Pin I.D MIN SEATING PLANE SC_AF PD 040 DG ae Am27C024

146 PHYSICAL DIMENSIONS PL Pin Plastic Leaded Chip Carrier (measured in inches) Pin I.D REF REF TOP VIEW SIDE VIEW SEATING PLANE SQ PL 044 EC lv l REVISION SUMMARY FOR AM27C024 Revision J Global Changed formatting to match current data sheets. Distinctive Characteristics Low power consumption: Changed 00 µa to 20 µa. Trademarks Copyright 998 Advanced Micro Devices, Inc. All rights reserved. AMD, the AMD logo, and combinations thereof are trademarks of Advanced Micro Devices, Inc. Flashrite is a trademark of Advanced Micro Devices, Inc. Product names used in this publication are for identification purposes only and may be trademarks of their respective companies. 2 Am27C024

147 Features High speed t AA = 0 ns Low active power 07 mw (max., 2 ns) Low CMOS standby power 55 mw (max.), 4 mw (Low power version) 2.0V Data Retention (Low power version) Automatic power-down when deselected TTL-compatible inputs and outputs Easy memory expansion with CE, CE 2, and OE options Functional Description The CY7C09 / CY7C009 is a high-performance CMOS static RAM organized as 3,072 words by 8 bits. Easy memory expansion is provided by an active LOW chip enable (CE ), an Logic Block Diagram CE CE 2 WE OE A 0 A A 2 A 3 A 4 A 5 A 6 A 7 A 8 ROW DECODER INPUT BUFFER 52 x 256 x 8 ARRAY COLUMN DECODER A9 A0 A A2 A3 A 4 A 5 A 6 SENSE AMPS POWER DOWN fax id: 047 CY7C09 CY7C009 28K x 8 Static RAM active HIGH chip enable (CE 2 ), an active LOW output enable (OE), and three-state drivers. Writing to the device is accomplished by taking chip enable one (CE ) and write enable (WE) inputs LOW and chip enable two (CE 2 ) input HIGH. Data on the eight I/O pins (I/O 0 through I/O 7 ) is then written into the location specified on the address pins (A 0 through A 6 ). Reading from the device is accomplished by taking chip enable one (CE ) and output enable (OE) LOW while forcing write enable (WE) and chip enable two (CE 2 ) HIGH. Under these conditions, the contents of the memory location specified by the address pins will appear on the I/O pins. The eight input/output pins (I/O 0 through I/O 7 ) are placed in a high-impedance state when the device is deselected (CE HIGH or CE 2 LOW), the outputs are disabled (OE HIGH), or during a write operation (CE LOW, CE 2 HIGH, and WE LOW). The CY7C09 is available in standard 400-mil-wide SOJ and 32-pin TSOP type I packages. The CY7C009 is available in a 300-mil-wide SOJ package. The CY7C009 and CY7C09 are functionally equivalent in all other respects. I/O 0 I/O I/O 2 Pin Configurations NC A 6 A 4 A 2 A 7 A 6 A 5 A 4 A 3 A 2 A A 0 I/O 0 I/O I/O 2 GND SOJ Top View V CC A 5 CE 2 WE A 3 A 8 A 9 A OE A 0 CE I/O 7 I/O 6 I/O 5 I/O 4 I/O I/O A 3 32 A A I/O 4 A WE 5 28 CE I/O 5 A 5 7 TSOP I 26 V CC 8 Top View 25 NC 9 (not to scale) 24 I/O 6 A A 4 22 A I/O 7 A A A A Selection Guide 7C09-0 7C C09-2 7C C09-5 7C C C C C C C Maximum Access Time (ns) Maximum Operating Current (ma) Maximum CMOS Standby Current (ma) Maximum CMOS Standby Current (ma) Low Power Version Shaded areas contain preliminary information. OE A 0 CE I/O 7 I/O 6 I/O 5 I/O 4 I/O 3 GND I/O 2 I/O I/O 0 A 0 A A 2 A Cypress Semiconductor Corporation 390 North First Street San Jose CA June 30, 998

148 CY7C09 CY7C009 Maximum Ratings (Above which the useful life may be impaired. For user guidelines, not tested.) Storage Temperature C to +50 C Ambient Temperature with Power Applied C to +25 C Supply Voltage on V CC to Relative GND [] V to +7.0V DC Voltage Applied to Outputs in High Z State [] V to V CC + 0.5V DC Input Voltage [] V to V CC + 0.5V Current into Outputs (LOW)...20 ma Static Discharge Voltage... >200V (per MIL-STD-883, Method 305) Latch-Up Current... >200 ma Operating Range Ambient Range Temperature [2] V CC Commercial 0 C to +70 C 5V ± 0% Industrial 40 C to +85 C 5V ± 0% Electrical Characteristics Over the Operating Range [3] 7C09-0 7C C09-2 7C C09-5 7C009 5 Parameter Description Test Conditions Min. Max. Min. Max. Min. Max. Unit V OH Output HIGH Voltage V CC = Min., V I OH = 4.0 ma V OL Output LOW Voltage V CC = Min., V I OL = 8.0 ma V IH Input HIGH Voltage 2.2 V CC V CC V CC V IL Input LOW Voltage [] V I IX Input Load Current GND < V I < V CC µa I OZ Output Leakage Current GND < V I < V CC, Output Disabled µa I OS I CC I SB I SB2 Output Short Circuit Current [3] V CC Operating Supply Current Automatic CE Power-Down Current TTL Inputs Automatic CE Power-Down Current CMOS Inputs Shaded areas contain preliminary information. V CC = Max., V OUT = GND V CC = Max., I OUT = 0 ma, f = f MAX = /t RC Max. V CC, CE > V IH or CE 2 < V IL, V IN > V IH or V IN < V IL, f = f MAX Max. V CC, CE > V CC 0.3V, or CE 2 < 0.3V, V IN > V CC 0.3V, or V IN < 0.3V, f= ma ma ma ma L V 2

149 CY7C09 CY7C009 Electrical Characteristics Over the Operating Range (continued) 7C C C C C C Parameter Description Test Conditions Min. Max. Min. Max. Min. Max. Unit V OH Output HIGH Voltage V CC = Min., V I OH = 4.0 ma V OL Output LOW Voltage V CC = Min., I OL = 8.0 ma V V IH Input HIGH Voltage 2.2 V CC V CC V CC V IL Input LOW Voltage [] V I IX Input Load Current GND < V I < V CC µa I OZ Output Leakage Current GND < V I < V CC, Output Disabled µa I OS I CC I SB I SB2 Output Short Circuit Current [3] V CC Operating Supply Current Automatic CE Power-Down Current TTL Inputs Automatic CE Power-Down Current CMOS Inputs V CC = Max., V OUT = GND V CC = Max., I OUT = 0 ma, f = f MAX = /t RC Max. V CC, CE > V IH or CE 2 < V IL, V IN > V IH or V IN < V IL, f = f MAX Max. V CC, CE > V CC 0.3V, or CE 2 < 0.3V, V IN > V CC 0.3V, or V IN < 0.3V, f= ma ma ma ma V Capacitance [4] Parameter Description Test Conditions Max. Unit C IN Input Capacitance T A = 25 C, f = MHz, 9 pf C OUT Output Capacitance V CC = 5.0V 8 pf Notes:. V IL (min.) = 2.0V for pulse durations of less than 20 ns. 2. T A is the instant on case temperature. 3. Not more than one output should be shorted at one time. Duration of the short circuit should not exceed 30 seconds. 4. Tested initially and after any design or process changes that may affect these parameters. AC Test Loads and Waveforms R 480Ω 5V OUTPUT 30 pf INCLUDING JIG AND SCOPE (a) R2 255Ω R 480Ω 5V OUTPUT 5 pf INCLUDING JIG AND SCOPE (b) 09 3 R2 255Ω 3.0V GND 3ns 0% ALL INPUT PULSES 90% 90% 0% 3 ns 09 4 Equivalent to: THÉ VENIN EQUIVALENT 67Ω OUTPUT.73V 3

150 CY7C09 CY7C009 Switching Characteristics [3, 5] Over the Operating Range 7C09-0 7C C09-2 7C C09-5 7C009-5 Parameter Description Min. Max. Min. Max. Min. Max. Unit READ CYCLE t RC Read Cycle Time ns t AA Address to Data Valid ns t OHA Data Hold from Address Change ns t ACE CE LOW to Data Valid, CE 2 HIGH to Data ns Valid t DOE OE LOW to Data Valid ns t LZOE OE LOW to Low Z ns t HZOE OE HIGH to High Z [6, 7] ns t LZCE CE LOW to Low Z, CE 2 HIGH to Low Z [7] ns t HZCE CE HIGH to High Z, CE 2 LOW to High Z [6, 7] ns t PU CE LOW to Power-Up, CE 2 HIGH to ns Power-Up t PD CE HIGH to Power-Down, CE 2 LOW to ns Power-Down WRITE CYCLE [8,9] t WC Write Cycle Time ns t SCE CE LOW to Write End, CE 2 HIGH to Write End ns t AW Address Set-Up to Write End ns t HA Address Hold from Write End ns t SA Address Set-Up to Write Start ns t PWE WE Pulse Width ns t SD Data Set-Up to Write End ns t HD Data Hold from Write End ns t LZWE WE HIGH to Low Z [7] ns t HZWE WE LOW to High Z [6, 7] ns Shaded areas contain preliminary information. Notes: 5. Test conditions assume signal transition time of 3 ns or less, timing reference levels of.5v, input pulse levels of 0 to 3.0V, and output loading of the specified I OL /I OH and 30-pF load capacitance. 6. t HZOE, t HZCE, and t HZWE are specified with a load capacitance of 5 pf as in part (b) of AC Test Loads. Transition is measured ±500 mv from steady-state voltage. 7. At any given temperature and voltage condition, t HZCE is less than t LZCE, t HZOE is less than t LZOE, and t HZWE is less than t LZWE for any given device. 8. The internal write time of the memory is defined by the overlap of CE LOW, CE 2 HIGH, and WE LOW. CE and WE must be LOW and CE 2 HIGH to initiate a write, and the transition of any of these signals can terminate the write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates the write. 9. The minimum write cycle time for Write Cycle no. 3 (WE controlled, OE LOW) is the sum of t HZWE and T SD. 4

151 CY7C09 CY7C009 Switching Characteristics [3, 5] Over the Operating Range 7C C C C C C Parameter Description Min. Max. Min. Max. Min. Min. Unit READ CYCLE t RC Read Cycle Time ns t AA Address to Data Valid ns t OHA Data Hold from Address Change ns t ACE CE LOW to Data Valid, CE 2 HIGH to Data ns Valid t DOE OE LOW to Data Valid ns t LZOE OE LOW to Low Z ns t HZOE OE HIGH to High Z [6, 7] ns t LZCE CE LOW to Low Z, CE 2 HIGH to Low Z [7] ns t HZCE CE HIGH to High Z, CE 2 LOW to High Z [6, 7] ns t PU CE LOW to Power-Up, CE 2 HIGH to ns Power-Up t PD CE HIGH to Power-Down, CE 2 LOW to ns Power-Down WRITE CYCLE [8] t WC Write Cycle Time ns t SCE CE LOW to Write End, CE 2 HIGH to Write End ns t AW Address Set-Up to Write End ns t HA Address Hold from Write End ns t SA Address Set-Up to Write Start ns t PWE WE Pulse Width ns t SD Data Set-Up to Write End ns t HD Data Hold from Write End ns t LZWE WE HIGH to Low Z [7] ns t HZWE WE LOW to High Z [6, 7] ns Data Retention Characteristics Over the Operating Range (L Version Only) Parameter Description Conditions Min. Max Unit V DR V CC for Data Retention No input may exceed V CC + 0.5V 2.0 V I CCDR Data Retention Current V CC = V DR = 2.0V, CE > V CC 0.3V or CE 2 < 0.3V, 50 µa t CDR Chip Deselect to Data Retention Time V IN > V CC 0.3V or V IN < 0.3V 0 ns t R Operation Recovery Time t RC ns Shaded areas contain preliminary information. 5

152 CY7C09 CY7C009 Data Retention Waveform DATA RETENTION MODE V CC 4.5V V DR > 2V 4.5V t CDR t R CE 09-5 Switching Waveforms Read Cycle No. [0, ] t RC ADDRESS t OHA t AA DATA OUT PREVIOUS DATA VALID DATA VALID 09 6 [, 2] Read Cycle No. 2 (OE Controlled) ADDRESS t RC CE CE 2 t ACE OE t HZOE thzce t DOE DATA OUT t LZOE HIGH IMPEDANCE DATA VALID HIGH IMPEDANCE V CC SUPPLY CURRENT t LZCE t PU 50% t PD 50% ICC ISB 09 7 Notes: 0. Device is continuously selected. OE, CE = V IL, CE 2 = V IH.. WE is HIGH for read cycle. 2. Address valid prior to or coincident with CE transition LOW and CE 2 transition HIGH. 6

153 CY7C09 CY7C009 Switching Waveforms (continued) [3, 4] Write Cycle No. (CE or CE 2 Controlled) t WC ADDRESS t SCE CE CE 2 WE t SA t AW t PWE t SCE t HA t SD t HD DATA I/O DATA VALID 09 8 [3, 4] Write Cycle No. 2 (WE Controlled, OE HIGH During Write) ADDRESS t WC CE t SCE CE 2 t AW t SCE t HA WE t SA t PWE OE t SD t HD DATA I/O NOTE 5 DATA IN VALID t HZOE 09 9 Notes: 3. Data I/O is high impedance if OE = V IH. 4. If CE goes HIGH or CE 2 goes LOW simultaneously with WE going HIGH, the output remains in a high-impedance state. 7

154 CY7C09 CY7C009 Switching Waveforms (continued) Write Cycle No. 3 (WE Controlled, OE LOW) [4] t WC ADDRESS t SCE CE CE 2 t AW t SCE t HA t SA t PWE WE t SD t HD DATA I/O NOTE 5 DATA VALID t HZWE t LZWE 09 9 Note: 5. During this period the I/Os are in the output state and input signals should not be applied. Truth Table CE CE 2 OE WE I/O 0 I/O 7 Mode Power H X X X High Z Power-Down Standby (I SB ) X L X X High Z Power-Down Standby (I SB ) L H L H Data Out Read Active (I CC ) L H X L Data In Write Active (I CC ) L H H H High Z Selected, Outputs Disabled Active (I CC ) 8

155 CY7C09 CY7C009 Ordering Information Speed (ns) Ordering Code Package Name Package Type Operating Range 0 CY7C09-0VC V33 32-Lead (400-Mil) Molded SOJ Commercial CY7C009-0VC V32 32-Lead (300-Mil) Molded SOJ CY7C009L-0VC V32 32-Lead (300-Mil) Molded SOJ 2 CY7C09-2VC V33 32-Lead (400-Mil) Molded SOJ CY7C009-2VC V32 32-Lead (300-Mil) Molded SOJ CY7C009L-2VC V32 32-Lead (300-Mil) Molded SOJ CY7C09-2ZC Z32 32-Lead TSOP Type I 5 CY7C09 5VC V33 32-Lead (400-Mil) Molded SOJ CY7C009-5VC V32 32-Lead (300-Mil) Molded SOJ CY7C009L-5VC V32 32-Lead (300-Mil) Molded SOJ CY7C09 5ZC Z32 32-Lead TSOP Type I 20 CY7C09 20VC V33 32-Lead (400-Mil) Molded SOJ CY7C009-20VC V32 32-Lead (300-Mil) Molded SOJ CY7C09 20VI V33 32-Lead (400-Mil) Molded SOJ Industrial CY7C09 20ZC Z32 32-Lead TSOP Type I Commercial CY7C09-20ZI Z32 32-Lead TSOP Type I Industrial 25 CY7C09 25VC V33 32-Lead (400-Mil) Molded SOJ Commercial CY7C009-25VC V32 32-Lead (300-Mil) Molded SOJ CY7C09 25VI V33 32-Lead (400-Mil) Molded SOJ Industrial CY7C09 25ZC Z32 32-Lead TSOP Type I Commercial CY7C09-25ZI Z32 32-Lead TSOP Type I Industrial 35 CY7C09 35VC V33 32-Lead (400-Mil) Molded SOJ Commercial CY7C009-35VC V32 32-Lead (300-Mil) Molded SOJ CY7C09 35VI V33 32-Lead (400-Mil) Molded SOJ Industrial Shaded areas contain preliminary information. Document #: J 9

156 CY7C09 CY7C009 Package Diagrams 32-Lead (300-Mil) Molded SOJ V A 32-Lead (400-Mil) Molded SOJ V A 0

157 CY7C09 CY7C009 Package Diagrams (continued) 32-Lead Thin Small Outline Package Z B Cypress Semiconductor Corporation, 998. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the use of any circuitry other than circuitry embodied in a Cypress Semiconductor product. Nor does it convey or imply any license under patent or other rights. Cypress Semiconductor does not authorize its products for use as critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress Semiconductor products in life-support systems application implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress Semiconductor against all charges.

158 a FEATURES Autocalibrating On-Chip Sample-Hold Function Parallel Output Format 6 Bits No Missing Codes LSB INL 97 db THD 90 db S/(N+D) MHz Full Power Bandwidth V IN 5 AGND SENSE 4 V REF 6 AGND 3 FUNCTIONAL BLOCK DIAGRAM INPUT BUFFERS CAL DAC 6-BIT DAC LOGIC & TIMING 6-Bit 00 ksps Sampling ADC AD676 ANALOG CHIP COMP LEVEL TRANSLATORS PRODUCT DESCRIPTION The AD676 is a multipurpose 6-bit parallel output analog-todigital converter which utilizes a switched-capacitor/charge redistribution architecture to achieve a 00 ksps conversion rate (0 µs total conversion time). Overall performance is optimized by digitally correcting internal nonlinearities through on-chip autocalibration. The AD676 circuitry is segmented onto two monolithic chips a digital control chip fabricated on Analog Devices DSP CMOS process and an analog ADC chip fabricated on our BiMOS II process. Both chips are contained in a single package. The AD676 is specified for ac (or dynamic ) parameters such as S/(N+D) Ratio, THD and IMD which are important in signal processing applications. In addition, dc parameters are specified which are important in measurement applications. CAL SAMPLE 8 9 CLK 0 DIGITAL CHIP MICRO-CODED CONTROLLER SAR PAT GEN ALU RAM L A T C H AD676 7 BUSY 6 BIT BIT The AD676 operates from +5 V and ±2 V supplies and typically consumes 360 mw during conversion. The digital supply (V DD ) is separated from the analog supplies (V CC, V EE ) for reduced digital crosstalk. An analog ground sense is provided for the analog input. Separate analog and digital grounds are also provided. The AD676 is available in a 28-pin plastic DIP or 28-pin sidebrazed ceramic package. A serial-output version, the AD677, is available in a 6-pin 300 mil wide ceramic or plastic package. REV. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. One Technology Way, P.O. Box 906, Norwood, MA , U.S.A. Tel: 67/ Fax: 67/

159 AD676 SPECIFICATIONS AC SPECIFICATIONS AD676J/A AD676K/B Parameter Min Typ Max Min Typ Max Units Total Harmonic Distortion (THD) 83 ksps, T MIN to T MAX db ksps, +25 C db ksps, T MIN to T MAX db % Signal-to-Noise and Distortion Ratio (S/(N+D)) 2, 83 ksps, T MIN to T MAX ksps, +25 C ksps, T MIN to T MAX db Peak Spurious or Peak Harmonic Component db Intermodulation Distortion (IMD) 4 2nd Order Products db 3rd Order Products db Full Power Bandwidth MHz Noise µv rms DIGITAL SPECIFICATIONS Parameter Test Conditions Min Typ Max Units LOGIC INPUTS V IH High Level Input Voltage 2.4 V DD V V IL Low Level Input Voltage V I IH High Level Input Current V IH = V DD 0 +0 µa I IL Low Level Input Current V IL = 0 V 0 +0 µa C IN Input Capacitance 0 pf LOGIC OUTPUTS V OH High Level Output Voltage I OH = 0. ma V DD V V I OH = 0.5 ma 2.4 V V OL Low Level Output Voltage I OL =.6 ma 0.4 V NOTES V REF = 0.0 V, (Conversion Rate (fs) = 83 ksps, f IN =.0 khz, V IN = 0.05 db, Bandwidth = fs/2 unless otherwise indicated. All measurements referred to a 0 db (20 V p-p) input signal. Values are post-calibration. 2 For other input amplitudes, refer to Figure 3. 3 For other input ranges/voltages reference values see Figure 2. 4 fa = 008 Hz. fb = 055 Hz. See Definition of Specifications section and Figure 5. Specifications subject to change without notice. (T MIN to T MAX, V CC = +2 V 5%, V EE = 2 V 5%, V DD = +5 V 0%) (for all grades T MIN to T MAX, V CC = +2 V 5%, V EE = 2 V 5%, V DD = +5 V 0%) 2 REV. A

160 AD676 DC SPECIFICATIONS (T MIN to T MAX, V CC = +2 V 5%, V EE = 2 V 5%, V DD = +5 V O%) AD676J/A AD676K/B Parameter Min Typ Max Min Typ Max Units TEMPERATURE RANGE J, K Grades C A, B Grades C ACCURACY Resolution 6 6 Bits Integral Nonlinearity 83 ksps, T MIN to T MAX ± ± ±.5 00 ksps, +25 C ± ± 00 ksps, T MIN to T MAX ±2 ±2 LSB Differential Nonlinearity (DNL) No Missing Codes 6 6 Bits Bipolar Zero Error 2 (at Nominal Supplies) % FSR Gain Error (at Nominal 83 ksps % 00 ksps, +25 C % 00 ksps % FSR Temperature Drift, Bipolar Zero 3 % FSR J, K Grades % FSR A, B Grades % FSR Temperature Drift, Gain 3 J, K Grades % FSR A, B Grades % FSR VOLTAGE REFERENCE INPUT RANGE 4 (V REF ) V ANALOG INPUT 5 Input Range (V IN ) ±V REF ±V REF V Input Impedance * * Input Settling Time 2 2 µs Input Capacitance During Sample 50* 50* pf Aperture Delay 6 6 ns Aperture Jitter ps POWER SUPPLIES Power Supply Rejection V CC = +2 V ± 5% ± ± LSB V EE = 2 V ± 5% ± ± LSB V DD = +5 V ± 0% ± ± LSB Operating Current I CC ma I EE ma I DD ma Power Consumption mw NOTES V REF = 5.0 V, Conversion Rate = 83 ksps unless otherwise noted. Values are post-calibration. 2 Values shown apply to any temperature from T MIN to T MAX after calibration at that temperature. 3 Values shown are based upon calibration at +25 C with no additional calibration at temperature. Values shown are the worst case variation from the value at +25 C. 4 See APPLICATIONS section for recommended voltage reference circuit, and Figure 2 for dynamic performance with other reference voltage values. 5 See APPLICATIONS section for recommended input buffer circuit. *For explanation of input characteristics, see ANALOG INPUT section. Specifications subject to change without notice. REV. A 3

161 AD676 TIMING SPECIFICATIONS (T MIN to T MAX V CC = +2 V 5%, V EE = 2 V 5%, V DD = +5 V 0%, V REF = 0.0 V) Parameter Symbol Min Typ Max Units Conversion Time 2 t C µs CLK Period 3 t CLK 480 ns Calibration Time t CT 85,530 t CLK Sampling Time (Included in t C ) t S 2 µs CAL to BUSY Delay t CALB ns BUSY to SAMPLE Delay t BS 2 µs SAMPLE to BUSY Delay t SB 5 00 ns CLK HIGH 4 t CH 50 ns CLK LOW 4 t CL 50 ns SAMPLE LOW to st CLK Delay t SC 50 ns SAMPLE LOW t SL 00 ns Output Delay t OD ns Status Delay t SD 50 ns CAL HIGH Time t CALH 50 ns NOTES See the CONVERSION CONTROL and AUTOCALIBRATION sections for detailed explanations of the above timing. 2 Depends upon external clock frequency; includes acquisition time and conversion time. The maximum conversion time is specified to account for the droop of the internal sample/hold function. Longer conversion times may degrade performance. See General Conversion Guidelines for additional explanation of maximum conversion time ns is recommended for optimal accuracy over temperature. 4 t CH + t CL = t CLK and must be greater than 480 ns. t CALH CAL t CALB t CT BUSY t CH t CLK t OD CLK t CL Figure. Calibration Timing t C t C t S t S t SL t S t SL SAMPLE (INPUT) t SC t CL SAMPLE (INPUT) t SC t CL CLK (INPUT) BIT BIT 6 (OUTPUTS) t CLK (PREVIOUS CONVERSION) t CH (NEW DATA) CLK (INPUT) BIT BIT 6 (OUTPUTS) t CLK (PREVIOUS CONVERSION) t CH (NEW DATA) t OD t OD BUSY (OUTPUT) t BS t SD BUSY (OUTPUT) t BS t SD t SB t SB Figure 2a. General Conversion Timing Figure 2b. Continuous Conversion Timing 4 REV. A

162 AD676 ORDERING GUIDE Package Model Temperature Range S/(N+D) Max INL Package Description Option 2 AD676JD 0 C to +70 C 85 db Ceramic 28-Pin DIP D-28 AD676KD 0 C to +70 C 87 db ±.5 LSB Ceramic 28-Pin DIP D-28 AD676AD 40 C to +85 C 85 db Ceramic 28-Pin DIP D-28 AD676BD 40 C to +85 C 87 db ±.5 LSB Ceramic 28-Pin DIP D-28 NOTES For details on grade and package offerings screened in accordance with MIL-STD-883, refer to the AD676/883 data sheet. 2 D = Ceramic DIP. ABSOLUTE MAXIMUM RATINGS* V CC to V EE V to V V DD to DGND V to +7 V V CC to AGND V to +8 V V EE to AGND V to +0.3 V AGND to DGND ±0.3 V Digital Inputs to DGND V to +5.5 V Analog Inputs, V REF to AGND (V CC V) to (V EE 0.3 V) Soldering C, 0 sec Storage Temperature C to +50 C *Stresses greater than those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only and functional operation of the device at these or any other conditions above those indicated in the operational section of this specification is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability. CAUTION The AD676 features input protection circuitry consisting of large distributed diodes and polysilicon series resistors to dissipate both high energy discharges (Human Body Model) and fast, low energy pulses (Charged Device Model). Per Method of MIL-STD-883C, the AD676 has been classified as a Category Device. Proper ESD precautions are strongly recommended to avoid functional damage or performance degradation. Charges as high as 4000 volts readily accumulate on the human body and test equipment, and discharge without detection. Unused devices must be stored in conductive foam or shunts, and the foam discharged to the destination socket before devices are removed. For further information on ESD Precaution. Refer to Analog Devices ESD Prevention Manual. WARNING! ESD SENSITIVE DEVICE REV. A 5

163 AD676 PIN DESCRIPTION Pin Name Type Description 6 BIT -BIT 6 DO BIT BIT 6 represent the six LSBs of data. 7 BUSY DO Status Line for Converter. Active HIGH, indicating a conversion or calibration in progress. BUSY should be buffered when capacitively loaded. 8 CAL DI Calibration Control Pin (Asynchronous). 9 SAMPLE DI V IN Acquisition Control Pin. Active HIGH. During conversion, SAMPLE controls the state of the internal sample-hold amplifier and the falling edge initiates conversion (see Conversion Control paragraph). During calibration, SAMPLE should be held LOW. If HIGH during calibration, diagnostic information will appear on the two LSBs (Pins 5 and 6). 0 CLK DI Master Clock Input. The AD676 requires 7 clock cycles to execute a conversion. DGND P Digital Ground. 2 V CC P +2 V Analog Supply Voltage. 3 AGND P/AI Analog Ground. 4 AGND SENSE AI Analog Ground Sense. 5 V IN AI Analog Input Voltage. 6 V REF AI External Voltage Reference Input. 7 V EE P 2 V Analog Supply Voltage. Note: the lid of the ceramic package is internally connected to V EE. 8 V DD P +5 V Logic Supply Voltage BIT BIT 0 DO BIT BIT 0 represent the ten MSB of data. Type: AI = Analog Input DI = Digital Input DO = Digital Output P = Power BIT BIT 2 2 BIT 3 3 BIT 4 4 BIT 5 5 BIT 6 (LSB) 6 BUSY 7 CAL 8 SAMPLE 9 CLK 0 DGND V CC 2 AGND 3 AD676 TOP VIEW (Not to Scale) BIT 0 BIT 9 BIT 8 BIT 7 BIT 6 BIT 5 BIT 4 BIT 3 BIT 2 BIT (MSB) V DD V EE V REF V IN 5 AGND SENSE 4 V REF 6 AGND 3 CAL 8 SAMPLE 9 CLK 0 INPUT BUFFERS DIGITAL CHIP CAL DAC MICRO-CODED CONTROLLER 6-BIT DAC LOGIC & TIMING LEVEL TRANSLATORS SAR PAT GEN ALU RAM ANALOG CHIP COMP L A T C H 7 BUSY 6 BIT BIT AGND SENSE 4 5 V IN AD676 Package Pinout Functional Block Diagram 6 REV. A

164 Definition of Specifications AD676 NYQUIST FREQUENCY An implication of the Nyquist sampling theorem, the Nyquist frequency of a converter is that input frequency which is one half the sampling frequency of the converter. TOTAL HARMONIC DISTORTION Total harmonic distortion (THD) is the ratio of the rms sum of the harmonic components to the rms value of a full-scale input signal and is expressed in percent (%) or decibels (db). For input signals or harmonics that are above the Nyquist frequency, the aliased components are used. SIGNAL-TO-NOISE PLUS DISTORTION RATIO Signal-to-noise plus distortion is defined to be the ratio of the rms value of the measured input signal to the rms sum of all other spectral components below the Nyquist frequency, including harmonics but excluding dc. GAIN ERROR The last transition should occur at an analog value.5 LSB below the nominal full scale ( volts for a ±5 V range). The gain error is the deviation of the actual difference between the first and last code transition from the ideal difference between the first and last code transition. BIPOLAR ZERO ERROR Bipolar zero error is the difference between the ideal midscale input voltage (0 V) and the actual voltage producing the midscale output code. DIFFERENTIAL NONLINEARITY (DNL) In an ideal ADC, code transitions are one LSB apart. Differential nonlinearity is the maximum deviation from this ideal value. It is often specified in terms of resolution for which no missing codes are guaranteed. INTEGRAL NONLINEARITY (INL) The ideal transfer function for an ADC is a straight line bisecting the center of each code drawn between zero and full scale. The point used as zero occurs /2 LSB before the most negative code transition. Full scale is defined as a level.5 LSB beyond the most positive code transition. Integral nonlinearity is the worst-case deviation of a code center average from the straight line. BANDWIDTH The full-power bandwidth is that input frequency at which the amplitude of the reconstructed fundamental is reduced by 3 db for a full-scale input. INTERMODULATION DISTORTION (IMD) With inputs consisting of sine waves at two frequencies, fa and fb, any device with nonlinearities will create distortion products, of order (m+n), at sum and difference frequencies of mfa ± nfb, where m, n = 0,, 2, Intermodulation terms are those for which m or n is not equal to zero. For example, the second order terms are (fa + fb) and (fa fb), and the third order terms are (2 fa + fb), (2 fa fb), (fa + 2 fb) and (fa 2 fb). The IMD products are expressed as the decibel ratio of the rms sum of the measured input signals to the rms sum of the distortion terms. The two signals applied to the converter are of equal amplitude, and the peak value of their sum is 0.5 db from full scale. The IMD products are normalized to a 0 db input signal. APERTURE DELAY Aperture delay is the time required after SAMPLE pin is taken LOW for the internal sample-hold of the AD676 to open, thus holding the value of V ln. APERTURE JITTER Aperture jitter is the variation in the aperture delay from sample to sample. POWER SUPPLY REJECTION DC variations in the power supply voltage will affect the overall transfer function of the ADC, resulting in zero error and gain error changes. Power supply rejection is the maximum change in either the bipolar zero error or gain error value. Additionally, there is another power supply variation to consider. AC ripple on the power supplies can couple noise into the ADC, resulting in degradation of dynamic performance. This is displayed in Figure 6. INPUT SETTLING TIME Settling time is a function of the SHA s ability to track fast slewing signals. This is specified as the maximum time required in track mode after a full-scale step input to guarantee rated conversion accuracy. REV. A 7

165 AD676 FUNCTIONAL DESCRIPTION The AD676 is a multipurpose 6-bit analog-to-digital converter and includes circuitry which performs an input sample/hold function, ground sense, and autocalibration. These functions are segmented onto two monolithic chips an analog signal processor and a digital controller. Both chips are contained within the AD676 package. The AD676 employs a successive-approximation technique to determine the value of the analog input voltage. However, instead of the traditional laser-trimmed resistor-ladder approach, this device uses a capacitor-array, charge redistribution technique. Binary-weighted capacitors subdivide the input sample to perform the actual analog-to-digital conversion. The capacitor array eliminates variation in the linearity of the device due to temperature-induced mismatches of resistor values. Since a capacitor array is used to perform the data conversions, the sample/hold function is included without the need for additional external circuitry. Initial errors in capacitor matching are eliminated by an autocalibration circuit within the AD676. This circuit employs an on-chip microcontroller and a calibration DAC to measure and compensate capacitor mismatch errors. As each error is determined, its value is stored in on-chip memory (RAM). Subsequent conversions use these RAM values to improve conversion accuracy. The autocalibration routine may be invoked at any time. Autocalibration insures high performance while eliminating the need for any user adjustments and is described in detail below. The microcontroller controls all of the various functions within the AD676. These include the actual successive approximation algorithm, the autocalibration routine, the sample/hold operation, and the internal output data latch. AUTOCALIBRATION The AD676 achieves rated performance without the need for user trims or adjustments. This is accomplished through the use of on-chip autocalibration. In the autocalibration sequence, sample/hold offset is nulled by internally connecting the input circuit to the ground sense circuit. The resulting offset voltage is measured and stored in RAM for later use. Next, the capacitor representing the most significant bit (MSB) is charged to the reference voltage. This charge is then transferred to a capacitor of equal size (composed of the sum of the remaining lower weight bits). The difference in the voltage that results and the reference voltage represents the amount of capacitor mismatch. A calibration digital-to-analog converter (DAC) adds an appropriate value of error correction voltage to cancel this mismatch. This correction factor is also stored in RAM. This process is repeated for each of the capacitors representing the remaining top eight bits. The accumulated values in RAM are then used during subsequent conversions to adjust conversion results accordingly. As shown in Figure, when CAL is taken HIGH the AD676 internal circuitry is reset, the BUSY pin is driven HIGH, and the ADC prepares for calibration. This is an asynchronous hardware reset and will interrupt any conversion or calibration currently in progress. Actual calibration begins when CAL is taken LOW and completes in 85,530 clock cycles, indicated by BUSY going LOW. During calibration, it is preferable for SAMPLE to be held LOW. If SAMPLE is HIGH, diagnostic data will appear on Pins 5 and 6. This data is of no value to the user. The AD676 requires one clock cycle after BUSY goes LOW to complete the calibration cycle. If this clock cycle is not provided, it will be taken from the first conversion, likely resulting in first conversion error. In most applications, it is sufficient to calibrate the AD676 only upon power-up, in which case care should be taken that the power supplies and voltage reference have stabilized first. If not calibrated, the AD676 accuracy may be as low as 0 bits. CONVERSION CONTROL The AD676 is controlled by two signals: SAMPLE and CLK, as shown in Figures 2a and 2b. It is assumed that the part has been calibrated and the digital I/O pins have the levels shown at the start of the timing diagram. A conversion consists of an input acquisition followed by 7 clock pulses which execute the 6-bit internal successive approximation routine. The analog input is acquired by taking the SAMPLE line HIGH for a minimum sampling time of t S. The actual sample taken is the voltage present on V IN one aperture delay after the SAMPLE line is brought LOW, assuming the previous conversion has completed (signified by BUSY going LOW). Care should he taken to ensure that this negative edge is well defined and jitter free in ac applications to reduce the uncertainty (noise) in signal acquisition. With SAMPLE going LOW, the AD676 commits itself to the conversion the input at V IN is disconnected from the internal capacitor array, BUSY goes HIGH, and the SAMPLE input will be ignored until the conversion is completed (when BUSY goes LOW). SAMPLE must be held LOW for a minimum period of time t SL. A period of time t SC after bringing SAMPLE LOW, the 7 CLK cycles are applied; CLK pulses that start before this period of time are ignored. BUSY goes HIGH t SB after SAMPLE goes LOW, signifying that a conversion is in process, and remains HIGH until the conversion is completed. BUSY goes LOW during the 7th CLK cycle at the point where the data outputs have changed and are valid. The AD676 will ignore CLK after BUSY has gone LOW and the output data will remain constant until a new conversion is completed. The data can, therefore, be read any time after BUSY goes LOW and before the 7th CLK of the next conversion (see Figures 2a and 2b). The section on Microprocessor Interfacing discusses how the AD676 can be interfaced to a 6-bit databus. Typically BUSY would be used to latch the AD676 output data into buffers or to interrupt microprocessors or DSPs. It is recommended that the capacitive load on BUSY be minimized by driving no more than a single logic input. Higher capacitive loads such as cables or multiple gates may degrade conversion quality unless BUSY is buffered. 8 REV. A

166 AD676 CONTINUOUS CONVERSION For maximum throughput rate, the AD676 can be operated in a continuous convert mode (see Figure 2b). This is accomplished by utilizing the fact that SAMPLE will no longer be ignored after BUSY goes LOW, so an acquisition may be initiated even during the HIGH time of the 7th CLK pulse for maximum throughput rate while enabling full settling of the sample/hold circuitry. If SAMPLE is already HIGH when BUSY goes LOW at the end of a conversion, then an acquisition is immediately initiated and t S and t C start from that time. Data from the previous conversion may be latched up to t SD before BUSY goes LOW or t OD after the rising edge of the 7th clock pulse. However, it is preferred that latching occur on or after the falling edge of BUSY. Care must he taken to adhere to the minimum/maximum timing requirements in order to preserve conversion accuracy. GENERAL CONVERSION GUIDELINES During signal acquisition and conversion, care should be taken with the logic inputs to avoid digital feedthrough noise. It is possible to run CLK continuously, even during the sample period. However, CLK edges during the sampling period, and especially when SAMPLE goes LOW, may inject noise into the sampling process. The AD676 is tested with no CLK cycles during the sampling period. The BUSY signal can be used to prevent the clock from running during acquisition, as illustrated in Figure 3. In this circuit BUSY is used to reset the circuitry which divides the system clock down to provide the AD676 CLK. This serves to interrupt the clock until after the input signal has been acquired, which has occurred when BUSY goes HIGH. When the conversion is completed and BUSY goes LOW, the circuit in Figure 3 truncates the 7th CLK pulse width which is tolerable because only its rising edge is critical MHz SYSTEM CLOCK 3Q D CLK 74HC75 CLK 3 2CLK QD 2Q 7 3D 2 CLR 2D Q 2 0 CLK 2QC 2QD BUSY AD676 SAMPLE 9 Figure 3 also illustrates the use of a counter (74HC393) to derive the AD676 SAMPLE command from the system clock when a continuous convert mode is desirable. Pin 9 (2QC) provides a 96 khz sample rate for the AD676 when used with a MHz system clock. Alternately, Pin 8 (2QD) could be used for a 48 khz rate. If a continuous clock is used, then the user must avoid CLK edges at the instant of disconnecting V IN which occurs at the falling edge of SAMPLE (see t SC specification). The duty cycle of CLK may vary, but both the HIGH (t CH ) and LOW (t CL ) phases must conform to those shown in the timing specifications. The internal comparator makes its decisions on the rising edge of CLK. To avoid a negative edge transition disturbing the comparator s settling, t CL should be at least half the value of t CLK. To also avoid transitions disturbing the internal comparator s settling, it is not recommended that the SAMPLE pin change state toward the end of a CLK cycle. During a conversion, internal dc error terms such as comparator voltage offset are sampled, stored on internal capacitors and used to correct for their corresponding errors when needed. Because these voltages are stored on capacitors, they are subject to leakage decay and so require refreshing. For this reason there is a maximum conversion time t C (000 µs). From the time SAMPLE goes HIGH to the completion of the 7th CLK pulse, no more than 000 µs should elapse for specified performance. However, there is no restriction to the maximum time between conversions. Output coding for the AD676 is twos complement, as shown in Table I. By inverting the MSB, the coding can be converted to offset binary. The AD676 is designed to limit output coding in the event of out-of-range inputs. V IN Table I. Output Coding Output Code >Full Scale 0... Full Scale 0... Full Scale LSB Midscale + LSB Midscale Midscale LSB... Full Scale + LSB Full Scale < Full Scale CLR CLR 74HC393 Figure 3. REV. A 9

167 AD676 POWER SUPPLIES AND DECOUPLING The AD676 has three power supply input pins. V CC and V EE provide the supply voltages to operate the analog portions of the AD676 including the ADC and sample-hold amplifier (SHA). V DD provides the supply voltage which operates the digital portions of the AD676 including the data output buffers and the autocalibration controller. As with most high performance linear circuits, changes in the power supplies can produce undesired changes in the performance of the circuit. Optimally, well regulated power supplies with less than % ripple should be selected. The ac output impedance of a power supply is a complex function of frequency, and in general will increase with frequency. In other words, high frequency switching such as that encountered with digital circuitry requires fast transient currents which most power supplies cannot adequately provide. This results in voltage spikes on the supplies. If these spikes exceed the ±5% tolerance of the ±2 V supplies or the ±0% limits of the +5 V supply, ADC performance will degrade. Additionally, spikes at frequencies higher than 00 khz will also degrade performance. To compensate for the finite ac output impedance of the supplies, it is necessary to store reserves of charge in bypass capacitors. These capacitors can effectively lower the ac impedance presented to the AD676 power inputs which in turn will significantly reduce the magnitude of the voltage spikes. For bypassing to be effective, certain guidelines should be followed. Decoupling capacitors, typically 0. µf, should be placed as closely as possible to each power supply pin of the AD676. It is essential that these capacitors be placed physically close to the IC to minimize the inductance of the PCB trace between the capacitor and the supply pin. The logic supply (V DD ) should be decoupled to digital common and the analog supplies (Vcc and V EE ) to analog common. The reference input is also considered as a power supply pin in this regard and the same decoupling procedures apply. These points are displayed in Figure 4. +5V 0.µF 8 V DD DGND SYSTEM DIGITAL COMMON AD676 AGND 3 0.µF V CC 2 V EE 7 0.µF SYSTEM ANALOG COMMON 2V 2V 0.µF V REF Additionally, it is beneficial to have large capacitors (>47 µf) located at the point where the power connects to the PCB with 0 µf capacitors located in the vicinity of the ADC to further reduce low frequency ripple. In systems that will be subjected to particularly harsh environmental noise, additional decoupling may be necessary. RC-filtering on each power supply combined with dedicated voltage regulation can substantially decrease power supply ripple effects (this is further detailed in Figure 7). BOARD LAYOUT Designing with high resolution data converters requires careful attention to board layout. Trace impedance is a significant issue. A.22 ma current through a 0.5 Ω trace will develop a voltage drop of 0.6 mv, which is 4 LSBs at the 6-bit level for a 0 V full-scale span. In addition to ground drops, inductive and capacitive coupling need to be considered, especially when high accuracy analog signals share the same board with digital signals. Analog and digital signals should not share a common return path. Each signal should have an appropriate analog or digital return routed close to it. Using this approach, signal loops enclose a small area, minimizing the inductive coupling of noise. Wide PC tracks, large gauge wire, and ground planes are highly recommended to provide low impedance signal paths. Separate analog and digital ground planes are also desirable, with a single interconnection point at the AD676 to minimize interference between analog and digital circuitry. Analog signals should be routed as far as possible from digital signals and should cross them, if at all, only at right angles. A solid analog ground plane around the AD676 will isolate it from large switching ground currents. For these reasons, the use of wire wrap circuit construction will not provide adequate performance; careful printed circuit board construction is preferred. GROUNDING The AD676 has three grounding pins, designated ANALOG GROUND (AGND), DIGITAL GROUND (DGND) and ANALOG GROUND SENSE (AGND SENSE). The analog ground pin is the high quality ground reference point for the device, and should be connected to the analog common point in the system. AGND SENSE is intended to be connected to the input signal ground reference point. This allows for slight differences in level between the analog ground point in the system and the input signal ground point. However no more than 00 mv is recommended between the AGND and the AGND SENSE pins for specified performance. Figure 4. Grounding and Decoupling the AD676 0 REV. A

168 AD676 Using AGND SENSE to remotely sense the ground potential of the signal source can be useful if the signal has to be carried some distance to the A/D converter. Since all IC ground currents have to return to the power supply and no ground leads are free from resistance and inductance, there are always some voltage differences from one ground point in a system to another. Over distance this voltage difference can easily amount to several LSBs (in a 0 V input span, 6-bit system each LSB is about 0.5 mv). This would directly corrupt the A/D input signal if the A/D measures its input with respect to power ground (AGND) as shown in Figure 5a. To solve this problem the AD676 offers an AGND SENSE pin. Figure 5b shows how the AGND SENSE can be used to eliminate the problem in Figure 5a. Figure 5b also shows how the signal wires should be shielded in a noisy environment to avoid capacitive coupling. If inductive (magnetic) coupling is expected to be dominant such as where motors are present, twisted-pair wires should be used instead. The digital ground pin is the reference point for all of the digital signals that operate the AD676. This pin should be connected to the digital common point in the system. As Figure 4 illustrated, the analog and digital grounds should be connected together at one point in the system, preferably at the AD676. SOURCE V S V GROUND LEAD I GROUND > 0 AD676 V IN AGND TO POWER SUPPLY GND Figure 5a. Input to the A/D Is Corrupted by IR Drop in Ground Leads: V IN = V S + V VOLTAGE REFERENCE The AD676 requires the use of an external voltage reference. The input voltage range is determined by the value of the reference voltage; in general, a reference voltage of n volts allows an input range of ±n volts. The AD676 is specified for both 0 V and 5.0 V references. A 0 V reference will typically require support circuitry operated from ±5 V supplies; a 5.0 V reference may be used with ±2 V supplies. Signal-to-noise performance is increased proportionately with input signal range. In the presence of a fixed amount of system noise, increasing the LSB size (which results from increasing the reference voltage) will increase the effective S/(N+D) performance. Figure 2 illustrates S/(N+D) as a function of reference voltage. In contrast, INL will be optimal at lower reference voltage values (such as 5 V) due to capacitor nonlinearity at higher voltage values. During a conversion, the switched capacitor array of the AD676 presents a dynamically changing current load at the voltage reference as the successive-approximation algorithm cycles through various choices of capacitor weighting. (See the following section Analog Input for a detailed discussion of the V REF input characteristics.) The output impedance of the reference circuitry must be low so that the output voltage will remain sufficiently constant as the current drive changes. In some applications, this may require that the output of the voltage reference be buffered by an amplifier with low impedance at relatively high frequencies. In choosing a voltage reference, consideration should be made for selecting one with low noise. A capacitor connected between REF IN and AGND will reduce the demands on the reference by decreasing the magnitude of high frequency components required to be sourced by the reference. Figures 6 and 7 represent typical design approaches. +2V 2 V IN SHIELDED CABLE AD676 V IN AGND SENSE C N.0µF 8 AD V REF + 0µF SOURCE V S 4 3 AGND AGND AD676 GROUND LEAD I GROUND > 0 TO POWER SUPPLY GND Figure 5b. AGND SENSE Eliminates the Problem in Figure 5a. Figure 6. Figure 6 shows a voltage reference circuit featuring the 5 V output AD586. The AD586 is a low cost reference which utilizes a buried Zener architecture to provide low noise and drift. Over the 0 C to +70 C range, the AD586L grade exhibits less than 2.25 mv output change from its initial value at +25 C. A noisereduction capacitor, C N, reduces the broadband noise of the REV. A

169 AD676 AD586 output, thereby optimizing the overall performance of the AD676. It is recommended that a 0 µf to 47 µf high quality tantalum capacitor be tied between the V REF input of the AD676 and ground to minimize the impedance on the reference. +5V +5V 5V V IN 00µF 00µF 00µF 0Ω 78L2 79L2 0µF 0.µF 0.0µF 0.0µF 0Ω 0Ω 0µF 0.µF 0Ω 2 Figure 7. V IN AD587 GND 4 0.µF 8 V DD 0µF 2 V CC V EE 7 V O NR 6 8 V REF 6 AD676 0.µF V IN 5 µf 0µF Using the AD676 with ±0 V input range (V REF = 0 V) typically requires ±5 V supplies to drive op amps and the voltage reference. If ±2 V is not available in the system, regulators such as 78L2 and 79L2 can be used to provide power for the AD676. This is also the recommended approach (for any input range) when the ADC system is subjected to harsh environments such as where the power supplies are noisy and where voltage spikes are present. Figure 7 shows an example of such a system based upon the 0 V AD587 reference, which provides a 300 µv LSB. Circuitry for additional protection against power supply disturbances has been shown. A 00 µf capacitor at each regulator prevents very large voltage spikes from entering the regulators. Any power line noise which the regulators cannot eliminate will be further filtered by an RC filter (0 Ω/0 µf) having a 3 db point at.6 khz. For best results the regulators should be within a few centimeters of the AD676. ANALOG INPUT As previously discussed, the analog input voltage range for the AD676 is ±V REF. For purposes of ground drop and common mode rejection, the V IN and V REF inputs each have their own ground. V REF is referred to the local analog system ground (AGND), and V IN is referred to the analog ground sense pin (AGND SENSE) which allows a remote ground sense for the input signal. The AD676 analog inputs (V IN, V REF and AGND SENSE) exhibit dynamic characteristics. When a conversion cycle begins, each analog input is connected to an internal, discharged 50 pf capacitor which then charges to the voltage present at the corresponding pin. The capacitor is disconnected when SAMPLE is taken LOW, and the stored charge is used in the subsequent conversion. In order to limit the demands placed on the external source by this high initial charging current, an internal buffer amplifier is employed between the input and this capacitance for a few hundred nanoseconds. During this time the input pin exhibits typically 20 kω input resistance, 0 pf input capacitance and ±40 µa bias current. Next, the input is switched directly to the now precharged capacitor and allowed to fully settle. During this time the input sees only a 50 pf capacitor. Once the sample is taken, the input is internally floated so that the external input source sees a very high input resistance and a parasitic input capacitance of typically only 2 pf. As a result, the only dominant input characteristic which must be considered is the high current steps which occur when the internal buffers are switched in and out. In most cases, these characteristics require the use of an external op amp to drive the input of the AD676. Care should he taken with op amp selection; even with modest loading conditions, most available op amps do not meet the low distortion requirements necessary to match the performance capabilities of the AD676. Figure 8 represents a circuit, based upon the AD845, recommended for low noise, low distortion ac applications. For applications optimized more for low bias and low offset than speed or bandwidth, the AD845 of Figure 8 may be replaced by the OP27. ±5V INPUT kω 499Ω kω 2 7 AD V 0.µF 2V 0.µF Figure 8. AD V IN 3 AGND 4 AGND SENSE 2 REV. A

170 AD676 AC PERFORMANCE AC parameters, which include S/(N+D), THD, etc., reflect the AD676 s effect on the spectral content of the analog input signal. Figures 2 through 6 provide information on the AD676 s ac performance under a variety of conditions. As a general rule, averaging the results from several conversions reduces the effects of noise, and therefore improves such parameters as S/(N+D). AD676 performance may be optimized by operating the device at its maximum sample rate of 00 ksps and digitally filtering the resulting bit stream to the desired signal bandwidth. This succeeds in distributing noise over a wider frequency range, thus reducing the noise density in the frequency band of interest. This subject is discussed in the following section. OVERSAMPLING AND NOISE FILTERING The Nyquist rate for a converter is defined as one-half its sampling rate. This is established by the Nyquist theorem, which requires that a signal he sampled at a rate corresponding to at least twice its highest frequency component of interest in order to preserve the informational content. Oversampling is a conversion technique in which the sampling frequency is more than twice the frequency bandwidth of interest. In audio applications, the AD676 can operate at a 2 F S oversampling rate, where F S = 48 khz. In quantized systems, the informational content of the analog input is represented in the frequency spectrum from dc to the Nyquist rate of the converter. Within this same spectrum are higher frequency noise and signal components. Antialias, or low pass, filters are used at the input to the ADC to reduce these noise and signal components so that their aliased components do not corrupt the baseband spectrum. However, wideband noise contributed by the AD676 will not be reduced by the antialias filter. The AD676 quantization noise is evenly distributed from dc to the Nyquist rate, and this fact can be used to minimize its overall affect. The AD676 quantization noise effects can be reduced by oversampling sampling at a rate higher than that defined by the Nyquist theorem. This spreads the noise energy over a bandwidth wider than the frequency band of interest. By judicious selection of a digital decimation filter, noise frequencies outside the bandwidth of interest may be eliminated. The process of analog to digital conversion inherently produces noise, known as quantization noise. The magnitude of this noise is a function of the resolution of the converter, and manifests itself as a limit to the theoretical signal-to-noise ratio achievable. This limit is described by S/(N+D) = (6.02n log F S /2F A ) db, where n is the resolution of the converter in bits, F S is the sampling frequency, and Fa is the signal bandwidth of interest. For audio bandwidth applications, the AD676 is capable of operating at a 2 oversample rate (96 ksps), which typically produces an improvement in S/(N+D) of 3 db compared with operating at the Nyquist conversion rate of 48 ksps. Oversampling has another advantage as well; the demands on the antialias filter are lessened. In summary, system performance is optimized by running the AD676 at or near its maximum sampling rate of 00 khz and digitally filtering the resulting spectrum to eliminate undesired frequencies. DC CODE UNCERTAINTY Ideally, a fixed dc input should result in the same output code for repetitive conversions. However, as a consequence of system noise and circuit noise, for a given input voltage there is a range of output codes which may occur. Figure 9 is a histogram of the codes resulting from 000 conversions of a typical input voltage by the AD676 used with a 0 V reference. NUMBER OF CODE HITS DEVIATION FROM CORRECT CODE LSBs Figure 9. Distribution of Codes from 000 Conversions, Relative to the Correct Code The standard deviation of this distribution is approximately 0.5 LSBs. If less uncertainty is desired, averaging multiple conversions will narrow this distribution by the inverse of the square root of the number of samples; i.e., the average of 4 conversions would have a standard deviation of 0.25 LSBs. REV. A 3

171 AD676 MICROPROCESSOR INTERFACE The AD676 is ideally suited for use in both traditional dc measurement applications supporting a microprocessor, and in ac signal processing applications interfacing to a digital signal processor. The AD676 is designed to interface with a 6-bit data bus, providing all output data bits in a single read cycle. A variety of external buffers, such as 74HC54, can be used with the AD676 to provide 3-state outputs, high driving capability, and to prevent bus noise from coupling into the ADC. The following sections illustrate the use of the AD676 with a representative digital signal processor and microprocessor. These circuits provide general interface practices which are applicable to other processor choices. ADSP-20 Figure 0a shows the AD676 interfaced to the ADSP-20 DSP processor. The AD676 buffers are mapped in the ADSP-20 s memory space, requiring one wait state when using a 2.5 MHz processor clock. The falling edge of BUSY interrupts the processor, indicating that new data is ready. The ADSP-20 automatically jumps to the appropriate service routine with minimal overhead. The interrupt routine then instructs the processor to read the new data using a memory read instruction. IRQ2 A0 A3 ADDRESS BUS The AD676 CLK and SAMPLE can be generated by dividing down the system clock as described earlier (Figure 3), or if the ADSP-20 serial port clocks are not being used, they can be programmed to generate CLK and SAMPLE. A3 A2 A DMS Figure 0b The bit microprocessor can be interfaced to a buffered AD676 without any generation of wait states. As seen in Figure, BUSY can be used both to control the AD676 clock and to alert the processor when new data is ready. In the system shown, the should be configured in an edge triggered, direct interrupt mode (integrated controller provides the interrupt vector). Since the does not latch interrupt signals, the interrupt needs to be internally acknowledged before BUSY goes HIGH again during the next AD676 conversion (BUSY = 0). Depending on whether the AD676 buffers are mapped into memory or /0 space, the interrupt service routine will read the data by using either the MOV or the IN instruction. To be able to read all the 6 bits at once, and thereby increase the s efficiency, the buffers should be located at an even address. CS RD DMS D8 D23 ADSP-20 6 CS DECODER 8 8 G Y Y8 A A3 74HC54 G Y Y8 G2 A A3 74HC54 G BUSY BIT BIT 6 AD676 AD0 AD5 RD PCSO 6 ALE S CLKOUT 6 CS DECODER DIVIDER 8 8 G Y Y8 A A8 74HC54 G2 G Y Y8 A A8 74HC G2 D Q D Q Q Q CLR CLR 6 2MHz BIT BIT6 AD676 SAMPLE CLK BUSY Figure 0a. INT 0 74HC04 74HC74 Figure 0b shows circuitry which would be included by a typical address decoder for the output buffers. In this case, a data memory access to any address in the range 3000H to 37FFH will result in the output buffers being enabled. Figure. 4 REV. A

172 Typical Dynamic Performance AD THD 90 THD db S/(N+D) db S/(N+D) V REF Volts INPUT AMPLITUDE db 0 0 Figure 2. S/(N+D) and THD vs. V REF Figure 3. S/(N+D) and THD vs. Input Amplitude Figure Point FFT at 96 ksps, f IN =.06 khz Figure 5. IMD Plot for f IN = 008 Hz (fa), 055 Hz (fb) at 96 ksps S/(N+D) db V +5V 2V k 0k 00k M RIPPLE FREQUENCY Hz Figure 6. AC Power Supply Rejection (f IN =.06 khz) f SAMPLE = 96 ksps, V RIPPLE = 0.3 V p-p REV. A 5

173 AD676 OUTLINE DIMENSIONS Dimensions shown in inches and (mm). 28-Pin Ceramic DIP Package (D-28) (0.3) MIN 0.00 (2.54) MAX 5 C / (37.85) MAX (.52) 0.05 (0.38) 0.60 (5.49) (2.70) (5.08) 0.25 (3.8) (5.72) MAX (0.66) 0.04 (0.36) 0.00 (2.54) BSC (.78) (0.76) 0.50 (3.8) MIN (5.75) (4.99) 0.08 (0.46) (0.20) PRINTED IN U.S.A. 6 REV. A

174 LINEARITY ERROR LSB a FEATURES Complete 2-Bit DAC No External Components Single +5 Volt Operation mv/bit with V Full Scale True Voltage Output, 5 ma Drive Very Low Power 3 mw +5 Volt, Parallel Input Complete 2-Bit DAC DAC8562 FUNCTIONAL BLOCK DIAGRAM REF REFOUT DAC BIT DAC V DD V OUT APPLICATIONS Digitally Controlled Calibration Servo Controls Process Control Equipment PC Peripherals DGND CE 2 DAC REGISTER 2 DATA CLR AGND GENERAL DESCRIPTION The DAC8562 is a complete, parallel input, 2-bit, voltage output DAC designed to operate from a single +5 volt supply. Built using a CBCMOS process, these monolithic DACs offer the user low cost, and ease-of-use in +5 volt only systems. Included on the chip, in addition to the DAC, is a rail-to-rail amplifier, latch and reference. The reference (REFOUT) is trimmed to 2.5 volts, and the on-chip amplifier gains up the DAC output to volts full scale. The user needs only supply a +5 volt supply. The DAC8562 is coded straight binary. The op amp output swings from 0 to volts for a one millivolt per bit resolution, and is capable of driving ±5 ma. Built using low temperature-coefficient silicon-chrome thin-film resistors, excellent linearity error over temperature has been achieved as shown below in the linearity error versus digital input code plot. Digital interface is parallel and high speed to interface to the fastest processors without wait states. The interface is very simple requiring only a single CE signal. An asynchronous CLR input sets the output to zero scale. The DAC8562 is available in two different 20-pin packages, plastic DIP and SOL-20. Each part is fully specified for operation over 40 C to +85 C, and the full +5 V ± 5% power supply range. For MIL-STD-883 applications, contact your local ADI sales office for the DAC8562/883 data sheet which specifies operation over the 55 C to +25 C temperature range V DD = +5V T A = 55 C, +25 C, +25 C 55 C +25 C & +25 C DIGITAL INPUT CODE Decimal Figure. Linearity Error vs. Digital Input Code Plot REV. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. One Technology Way, P.O. Box 906, Norwood, MA , U.S.A. Tel: 67/ Fax: 67/

175 DAC8562 SPECIFICATIONS ELECTRICAL CHARACTERISTICS V DD = %, R S = No Load, 40 C T A +85 C, unless otherwise noted) Parameter Symbol Condition Min Typ Max Units STATIC PERFORMANCE Resolution N Note 2 2 Bits Relative Accuracy INL E Grade /2 ±/4 +/2 LSB F Grade ±3/4 + LSB Differential Nonlinearity DNL No Missing Codes ±3/4 + LSB Zero-Scale Error V ZSE Data = 000 H +/2 +3 LSB Full-Scale Voltage V FS 3 Data - FFF H E Grade V F Grade V Full-Scale Tempco TCV FS Notes 3, 4 ±6 ppm/ C ANALOG OUTPUT Output Current I OUT Data = 800 H ±5 ±7 ma Load Regulation at Half Scale LD REG R L = 402 Ω to, Data = 800 H 3 LSB Capacitive Load C L No Oscillation pf REFERENCE OUTPUT Output Voltage V REF V Output Source Current I REF Note ma Line Rejection LN REJ 0.08 %/V Load Regulation LD REG I REF = 0 to 5 ma 0. %/ma LOGIC INPUTS Logic Input Low Voltage V IL 0.8 V Logic Input High Voltage V IH 2.4 V Input Leakage Current I IL 0 µa Input Capacitance C IL Note 4 0 pf INTERFACE TIMING SPECIFICATIONS, 4 Chip Enable Pulse Width t CEW 30 ns Data Setup t DS 30 ns Data Hold t DH 0 ns Clear Pulse Width t CLRW 20 ns AC CHARACTERISTICS 4 Voltage Output Settling Time 6 t S To ± LSB of Final Value 6 µs Digital Feedthrough 35 nv sec SUPPLY CHARACTERISTICS Positive Supply Current I DD V IH = 2.4 V, V IL = 0.8 V 3 6 ma V IL = 0 V, V DD = +5 V 0.6 ma Power Dissipation P DISS V IH = 2.4 V, V IL = 0.8 V 5 30 mw V IL = 0 V, V DD = +5V 3 5 mw Power Supply Sensitivity PSS V DD = ±5% %/% NOTES All input control signals are specified with t r = t f = 5 ns (0% to 90% of +5 V) and timed from a voltage level of.6 V. 2 LSB = mv for 0 to V output range. 3 Includes internal voltage reference error. 4 These parameters are guaranteed by design and not subject to production testing. 5 Very little sink current is available at the REFOUT pin. Use external buffer if setting up a virtual ground. 6 The settling time specification does not apply for negative going transitions within the last 6 LSBs of ground. Some devices exhibit double the typical settling time in this 6 LSB region. Specifications subject to change without notice. 2 REV. A

176 WAFER TEST LIMITS V DD = +5.0 V 5%, R L = No Load, T A = +25 C, applies to part number DAC8562GBC only, unless otherwise noted) DAC8562 Parameter Symbol Condition Min Typ Max Units STATIC PERFORMANCE Relative Accuracy INL ±3/4 + LSB Differential Nonlinearity DNL No Missing Codes ±3/4 + LSB Zero-Scale Error V ZSE Data = 000 H +/2 +3 LSB Full-Scale Voltage V FS Data = FFF H V Reference Output Voltage V REF V LOGIC INPUTS Logic Input Low Voltage V IL 0.8 V Logic Input High Voltage V IH 2.4 V Input Leakage Current I IL 0 µa SUPPLY CHARACTERISTICS Positive Supply Current I DD V IH = 2.4 V, V IL = 0.8 V 3 6 ma V IL = 0 V, V DD = +5 V 0.6 ma Power Dissipation P DISS V IH = 2.4 V, V IL = 0.8 V 5 30 mw V IL = 0 V, V DD = +5 V 3 5 mw Power Supply Sensitivity PSS V DD = ±5% %/% NOTE Electrical tests are performed at wafer probe to the limits shown. Due to variations in assembly methods and normal yield loss, yield after packaging is not guaranteed for standard product dice. Consult factory to negotiate specifications based on dice lot qualifications through sample lot assembly and testing. ABSOLUTE MAXIMUM RATINGS* V DD to DGND and AGND V, +0 V Logic Inputs to DGND V, V DD V V OUT to AGND V, V DD V V REFOUT to AGND V, V DD V AGND to DGND V, V DD I OUT Short Circuit to GND ma Package Power Dissipation (T J max T A )/ JA Thermal Resistance JA 20-Pin Plastic DIP Package (P) C/W 20-Lead SOIC Package (S) C/W Maximum Junction Temperature (T J max) C Operating Temperature Range C to +85 C Storage Temperature Range C to +50 C Lead Temperature (Soldering, 0 secs) C *Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only and functional operation of the device at these or any other conditions above those indicated in the operational sections of this specification is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability. CE DB CLR 0 FS V OUT ZS t CEW t DS DATA VALID t S t DH ± LSB ERROR BAND Figure 2. Timing Diagram Table I. Control Logic Truth Table t CLRW CE CLR DAC Register Function H H Latched L H Transparent + H Latched with New Data X L Loaded with All Zeros H + Latched All Zeros t S + Positive Logic Transition; X Don't Care. CAUTION ESD (electrostatic discharge) sensitive device. The digital control inputs are diode protected; however, permanent damage may occur on unconnected devices subject to high energy electrostatic fields. Unused devices must be stored in conductive foam or shunts. The protective foam should be discharged to the destination socket before devices are inserted. WARNING! ESD SENSITIVE DEVICE REV. A 3

177 DAC8562 DB3 DB4 DB5 DB6 DB7 DB8 DB9 DB0 DB DGND PIN CONFIGURATIONS 20-Pin P-DIP (N-20) DAC-8562 TOP VIEW (Not to Scale) CE 5 CLR V DD DB2 DB DB0 REFOUT V OUT AGND NC SOL-20 (R-20) DAC-8562 TOP VIEW (Not to Scale) Table II. Nominal Output Voltage vs. Input Code Binary Hex Decimal Output (V) Zero Scale F FF FF FF FF Half Scale C FFF Full Scale ORDERING GUIDE INL Temperature Package Model (LSB) Range Option DAC8562EP ±/2 40 C to +85 C N-20 DAC8562FP ± 40 C to +85 C N-20 DAC8562FS ± 40 C to +85 C R-20 DAC8562GBC ± +25 C Dice V OUT REFOUT NC = NO CONNECT CLR CE DB0 DICE CHARACTERISTICS AGND 2 DGND 0 DB DB0 DB9 DB8 DB7 DB6 PIN DESCRIPTIONS Pin Name Description 20 V DD Positive supply. Nominal value +5 volts, ±5%. -9 DB0-DB Twelve Binary Data Bit inputs. DB 7-9 is the MSB and DB0 is the LSB. 6 CE Chip Enable. Active low input. 5 CLR Active low digital input that clears the DAC register to zero, setting the DAC to minimum scale. 8 DGND Digital ground for input logic. 2 AGND Analog Ground. Ground reference for the internal bandgap reference voltage, the DAC, and the output buffer. 3 V OUT Voltage output from the DAC. Fixed output voltage range of 0 V to V with mv/lsb. An internal temperature stabilized reference maintains a fixed full-scale voltage independent of time, temperature and power supply variations. 4 REFOUT Nominal 2.5 V reference output voltage. This node must be buffered if required to drive external loads. NC No Connection. Leave pin floating. DB 8 3 DB DB2 V DD DB3 DB4 SUBSTRATE IS COMMON WITH V DD. TRANSISTOR COUNT: 524 DIE SIZE: 0.70 X 0.05 INCH; 7350 SQ MILS 4 REV. A

178 DAC8562 OPERATION The DAC8562 is a complete ready to use 2-bit digital-toanalog converter. Only one +5 V power supply is necessary for operation. It contains a voltage-switched, 2-bit, laser-trimmed digital-to-analog converter, a curvature-corrected bandgap reference, a rail-to-rail output op amp, and a DAC register. The parallel data interface consists of 2 data bits, DB0 DB, and a active low CE strobe. In addition, an asynchronous CLR pin will set all DAC register bits to zero causing the V OUT to become zero volts. This function is useful for power on reset or system failure recovery to a known state. D/A CONVERTER SECTION The internal DAC is a 2-bit voltage-mode device with an output that swings from AGND potential to the 2.5 volt internal bandgap voltage. It uses a laser trimmed R-2R ladder which is switched by N channel MOSFETs. The output voltage of the DAC has a constant resistance independent of digital input code. The DAC output (not available to the user) is internally connected to the rail-to-rail output op amp. AMPLIFIER SECTION The internal DAC s output is buffered by a low power consumption precision amplifier. This low power amplifier contains a differential PNP pair input stage which provides low offset voltage and low noise, as well as the ability to amplify the zeroscale DAC output voltages. The rail-to-rail amplifier is configured in a gain of.6384 (= V/2.5 V) in order to set the volt full-scale output ( mv/lsb). See Figure 3 for an equivalent circuit schematic of the analog section. REFOUT 2.5V BANDGAP REFERENCE BUFFER VOLTAGE SWITCHED 2-BIT R-2R D/A CONVERTER SPDT N ch FET SWITCHES 2R 2R 2R 2R R R 2R R RAIL-TO-RAIL OUTPUT AMPLIFIER R2 AV = 4.096/2.5 =.636V/V V OUT Figure 3. Equivalent DAC8562 Schematic of Analog Portion The op amp has a 6 µs typical settling time to 0.0%. There are slight differences in settling time for negative slewing signals versus positive. See the oscilloscope photos in the Typical Performances section of this data sheet. current is provided by a P channel pull-up device that can supply GND terminated loads, especially important at the 5% supply tolerance value of 4.75 volts. P-CH N-CH V DD V OUT AGND Figure 4. Equivalent Analog Output Circuit Figures 5 and 6 in the typical performance characteristics section provide information on output swing performance near ground and full scale as a function of load. In addition to resistive load driving capability, the amplifier has also been carefully designed and characterized for up to 500 pf capacitive load driving capability. REFERENCE SECTION The internal 2.5 V curvature-corrected bandgap voltage reference is laser trimmed for both initial accuracy and low temperature coefficient. The voltage generated by the reference is available at the REFOUT pin. Since REFOUT is not intended to drive external loads, it must be buffered refer to the applications section for more information. The equivalent emitter follower output circuit of the REFOUT pin is shown in Figure 3. Bypassing the REFOUT pin is not required for proper operation. Figure 7 shows broadband noise performance. POWER SUPPLY The very low power consumption of the DAC8562 is a direct result of a circuit design optimizing use of the CBCMOS process. By using the low power characteristics of the CMOS for the logic, and the low noise, tight matching of the complementary bipolar transistors, good analog accuracy is achieved. For power-consumption sensitive applications it is important to note that the internal power consumption of the DAC8562 is strongly dependent on the actual logic-input voltage-levels present on the DB0 DB, CE and CLR pins. Since these inputs are standard CMOS logic structures, they contribute static power dissipation dependent on the actual driving logic V OH and V OL voltage levels. The graph in Figure 9 shows the effect on total DAC8562 supply current as a function of the actual value of input logic voltage. Consequently for optimum dissipation use of CMOS logic versus TTL provides minimal dissipation in the static state. A V INL = 0 V on the DB0 DB pins provides the lowest standby dissipation of 600 µa with a +5 V power supply. OUTPUT SECTION The rail-to-rail output stage of this amplifier has been designed to provide precision performance while operating near either power supply. Figure 4 shows an equivalent output schematic of the rail-to-rail amplifier with its N channel pull down FETs that will pull an output load directly to GND. The output sourcing REV. A 5

179 OUTPUT NOISE VOLTAGE 500µV/DIV SUPPLY CURRENT ma POWER SUPPLY REJECTION db OUTPUT VOLTAGE Volts OUTPUT PULLDOWN VOLTAGE mv OUTPUT CURRENT ma DAC8562 As with any analog system, it is recommended that the DAC8562 power supply be bypassed on the same PC card that contains the chip. Figure 0 shows the power supply rejection versus frequency performance. This should be taken into account when using higher frequency switched-mode power supplies with ripple frequencies of 00 khz and higher. One advantage of the rail-to-rail output amplifier used in the DAC8562 is the wide range of usable supply voltage. The part is fully specified and tested over temperature for operation from V to V. If reduced linearity and source current capability near full scale can be tolerated, operation of the DAC8562 is possible down to +4.3 volts. The minimum operating supply voltage versus load current plot, in Figure, provides information for operation below V DD = V. TIMING AND CONTROL The DAC8562 has a 2-bit DAC register that simplifies interface to a 2-bit (or wider) data bus. The latch is controlled by the Chip Enable (CE) input. If the application does not involve a data bus, wiring CE low allows direct operation of the DAC. The data latch is level triggered and acquires data from the data bus during the time period when CE is low. When CE goes high, the data is latched into the register and held until CE returns low. The minimum time required for the data to be present on the bus before CE returns high is called the data setup time (t DS ) as seen in Figure 2. The data hold time (t DH ) is the amount of time that the data has to remain on the bus after CE goes high. The high speed timing offered by the DAC8562 provides for direct interface with no wait states in all but the fastest microprocessors. Typical Performance Characteristics V DD = +5V T A = +25 C RL L TIED TO AGND DATA = FFFH = FFFH 00 0 V DD = +5V DATA = 000H T A = +85 C POS0 CURRENT0 LIMIT0 DATA = 800H R L TIED TO +2V 0 R L TIED TO +5V DATA = 000H 0 00 k 0k 00k LOAD RESISTANCE Ω Figure 5. Output Swing vs. Load 0. T A = +25 C T A = 40 C OUTPUT SINK CURRENT µa Figure 6. Pull-Down Voltage vs. Output Sink Current Capability NEG CURRENT LIMIT 2 3 OUTPUT VOLTAGE Volts Figure 7. I OUT vs. V OUT mV ms 4 V DD = +5V T A = +25 C 80 V DD = +5V ±200mV AC T A = +25 C DATA = FFFH % T A = 25 C NBW = 630kHz 20 TIME = ms/div Figure 8. Broadband Noise LOGIC VOLTAGE VALUE Volts Figure 9. Supply Current vs. Logic Input Voltage k 0k 00k FREQUENCY Hz Figure 0. Power Supply Rejection vs. Frequency 6 REV. A

180 NUMBER OF UNITS ZERO-SCALE mv OUTPUT VOLTAGE mv/div OUTPUT VOLTAGE mv/div DATA DATA V DD MIN Volts V OUT Volts OUTPUT CE INPUT DAC VFS LSB DATA = FFFH T A = +25 C PROPER OPERATION WHEN V DD SUPPLY VOLTAGE ABOVE CURVE OUTPUT LOAD CURRENT ma Figure. Minimum Supply Voltage vs. Load DATA = TO TIME 200ns/DIV Figure 2. Midscale Transition Performance % 5V V DD = +5V T A = +25 C V TIME = 20µs/DIV 20µs Figure 3. Large Signal Settling Time 5 0 6µs V DD = +5V T A = +25 C 5 0 6µs V DD = +5V T A = +25 C LINEARITY ERROR LSB V DD = +5V T A = 40 C, 25 C, +85 C 40 C +25 C & +85 C.5 TIME 0µs/DIV Figure 4. Output Voltage Rise Time Detail TIME 0µs/DIV Figure 5. Output Voltage Fall Time Detail DIGITAL INPUT CODE Decimal Figure 6. Linearity Error vs. Digital Code TUE = Σ INL+ZS+FS SS = 300 UNITS T A = +25 C FULL-SCALE OUTPUT Volts V DD = +5V NO LOAD SS = 300 PCS AVG +σ AVG σ AVG DATA = 000H NO LOAD V DD = +5.0V TOTAL UNADJUSTED ERROR LSB Figure 7. Total Unadjusted Error Histogram TEMPERATURE C Figure 8. Full-Scale Voltage vs. Temperature TEMPERATURE C Figure 9. Zero-Scale Voltage vs. Temperature REV. A 7

181 REF LOAD REGULATION %/ma REF LINE REGULATION %/Volt DATA OUTPUT NOISE DENSITY µv/ Hz OUTPUT VOLTAGE CHANGE mv SUPPLY CURRENT ma DAC8562 Typical Performance Characteristics 0 0. V DD = +5V T A = 25 C DATA = FFF H k 0k 00k FREQUENCY Hz Figure 20. Output Voltage Noise Density vs. Frequency READINGS NORMALIZED TO ZERO HOUR TIME POINT AVG V DD = +5V DATA = FFF H RANGE 4 35 UNITS TESTED HOURS OF OPERATION AT +25 C Figure 2. Long-Term Drift Accelerated by Burn-In V DD = +4.75V 25 V DD = +5.0V TEMPERATURE C VDATA = +2.4V NO LOAD V DD = +5.25V 00 Figure 22. Supply Current vs. Temperature 25 V DD 0V V REF 0V % 2V 2V TIME = µs/div T A = +25 C R L = µs Figure 23. Reference Startup vs. Time 0 V OUT 5mV/DIV % A V 5V 5mV B L w DLY CE = HIGH TIME = 20µs/DIV 3.82 µs 5µs Figure 24. Digital Feedthrough vs. Time V REF OUT ERROR mv V DD = +5V SAMPLE SIZE = 300 AVG +σ AVG σ TEMPERATURE C Figure 25. Reference Error vs. Temperature X AVG + 3 σ 0.08 V DD = TO +5.25V SAMPLE SIZE = 302 PCS AVG 0.06 AVG + 3 σ AVG 3 σ 0.04 AVG 0.00 V DD = +5V IL = 5mA SAMPLE SIZE = 302 PCS 0.02 AVG 3 σ TEMPERATURE C 00 Figure 26. Reference Load Regulation vs. Temperature TEMPERATURE C 00 Figure 27. Reference Line Regulation vs. Temperature 25 8 REV. A

182 DAC8562 APPLICATIONS SECTION Power Supplies, Bypassing, and Grounding All precision converter products require careful application of good grounding practices to maintain full-rated performance. Because the DAC8562 has been designed for +5 V applications, it is ideal for those applications under microprocessor or microcomputer control. In these applications, digital noise is prevalent; therefore, special care must be taken to assure that its inherent precision is maintained. This means that particularly good engineering judgment should be exercised when addressing the power supply, grounding, and bypassing issues using the DAC8562. The power supply used for the DAC8562 should be well filtered and regulated. The device has been completely characterized for a +5 V supply with a tolerance of ±5%. Since a +5 V logic supply is almost universally available, it is not recommended to connect the DAC directly to an unfiltered logic supply without careful filtering. Because it is convenient, a designer might be inclined to tap a logic circuit s supply for the DAC s supply. Unfortunately, this is not wise because fast logic with nanosecond transition edges induces high current pulses. The high transient current pulses can generate glitches hundreds of millivolts in amplitude due to wiring resistances and inductances. This high frequency noise will corrupt the analog circuits internal to the DAC and cause errors. Even though their spike noise is lower in amplitude, directly tapping the output of a +5 V system supplies can cause errors because these supplies are of the switching regulator type that can and do generate a great deal of high frequency noise. Therefore, the DAC and any associated analog circuitry should be powered directly from the system power supply outputs using appropriate filtering. Figure 28 illustrates how a clean, analog-grade supply can be generated from a +5 V logic supply using a differential LC filter with separate power supply and return lines. With the values shown, this filter can easily handle 00 ma of load current without saturating the ferrite cores. Higher current capacity can be achieved with larger ferrite cores. For lowest noise, all electrolytic capacitors should be low ESR (Equivalent Series Resistance) type. TTL/CMOS LOGIC CIRCUITS +5V POWER SUPPLY FERRITE BEADS: 2 TURNS, FAIR-RITE # µF ELECT. 0-22µF TANT. 0.µF CER. Figure 28. Properly Filtering a +5 V Logic Supply Can Yield a High Quality Analog Supply +5V +5V RETURN The DAC8562 includes two ground connections in order to minimize system accuracy degradation arising from grounding errors. The two ground pins are designated DGND (Pin 0) and AGND (Pin 2). The DGND pin is the return for the digital circuit sections of the DAC and serves as their input threshold reference point. Thus DGND should be connected to the same ground as the circuitry that drives the digital inputs. Pin 2, AGND, serves as the supply rail for the internal voltage reference and the output amplifier. This pin should also serve as the reference point for all analog circuitry associated with the DAC8562. Therefore, to minimize any errors, it is recommended that the AGND connection of the DAC8562 be connected to a high quality analog ground. If the system contains any analog signal path carrying a significant amount of current, then that path should have its own return connection to Pin 2. It is often advisable to maintain separate analog and digital grounds throughout a complete system, tying them common to one place only. If the common tie point is remote and an accidental disconnection of that one common tie point were to occur due to card removal with power on, a large differential voltage between the two commons could develop. To protect devices that interface to both digital and analog parts of the system, such as the DAC8562, it is recommended that the common ground tie points be provided at each such device. If only one system ground can be connected directly to the DAC8562, it recommended that the analog common be used. If the system s AGND has suitably low impedance, then the digital signal currents flowing in it should not seriously affect the ground noise. The amount of digital noise introduced by connecting the two grounds together at the device will not adversely affect system performance due to loss of digital noise immunity. Generous bypassing of the DAC s supply goes a long way in reducing supply line-induced errors. Local supply bypassing consisting of a 0 µf tantalum electrolytic in parallel with a 0. µf ceramic is recommended. The decoupling capacitors should be connected between the DAC s supply pin (Pin 20) and the analog ground (Pin 2). Figure 29 shows how the DGND, AGND, and bypass connections should be made to the DAC8562. CE CLR DATA V 20 V DD DAC-8562 DGND 0 3 AGND 2 TO POWER GROUND 0µF 0.µF V OUT TO OTHER ANALOG CIRCUITS Figure 29. Recommended Grounding and Bypassing Scheme for the DAC-8562 REV. A 9

183 DAC8562 Unipolar Output Operation This is the basic mode of operation for the DAC8562. As shown in Figure 30, the DAC8562 has been designed to drive loads as low as 820 Ω in parallel with 500 pf. The code table for this operation is shown in Table III. +2V OR +5V 0.µF 2 REF µF +5V 4 0.µF 0µF DATA DAC CE 6 3 V OUT DATA V DD DAC V V OUT 4.095V CLR 5 DGND 0 AGND 2 CE 6 3 CLR 5 DGND 0 AGND Ω 500pF Figure 3. Operating the DAC8562 on +2 V or +5 V Supplies Using a REF02 Voltage Reference Figure 30. Unipolar Output Operation Table III. Unipolar Code Table Hexadecimal Number Decimal Number Analog Output in DAC Register in DAC Register Voltage (V) FFF FF Operating the DAC8562 on +2 V or +5 V Supplies Only Although the DAC8562 has been specified to operate on a single, +5 V supply, a single +5 V supply may not be available in many applications. Since the DAC8562 consumes no more than 6 ma, maximum, then an integrated voltage reference, such as the REF02, can be used as the DAC V supply. The configuration of the circuit is shown in Figure 3. Notice that the reference s output voltage requires no trimming because of the REF02 s excellent load regulation and tight initial output voltage tolerance. Although the maximum supply current of the DAC8562 is 6 ma, local bypassing of the REF02 s output with at least 0. µf at the DAC s voltage supply pin is recommended to prevent the DAC s internal digital circuits from affecting the DAC s internal voltage reference. Measuring Offset Error One of the most commonly specified endpoint errors associated with real-world nonideal DACs is offset error. In most DAC testing, the offset error is measured by applying the zero-scale code and measuring the output deviation from 0 volt. There are some DACs where offset errors may be present but not observable at the zero scale because of other circuit limitations (for example, zero coinciding with single supply ground). In these DACs, nonzero output at zero code cannot be read as the offset error. In the DAC8562, for example, the zero-scale error is specified to be +3 LSBs. Since zero scale coincides with zero volt, it is not possible to measure negative offset error. By adding a pull-down resistor from the output of the DAC8562 to a negative supply as shown in Figure 32, offset errors can now be read at zero code. This configuration forces the output P-channel MOSFET to source current to the negative supply thereby allowing the designer to determine in which direction the offset error appears. The value of the resistor should be such that, at zero code, current through the resistor is 200 µa maximum. CE CLR DATA 6 5 DGND +5V V DD DAC µF AGND 2 3 V 200µA MAX V OUT Figure 32. Measuring Zero-Scale or Offset Error 0 REV. A

184 DAC V 0µF 0.µF R4 23.7kΩ FULL SCALE ADJUST CE CLR DATA V DD V OUT 3 DAC-8562 REFOUT 4 DGND AGND 0 2 R5 0kΩ R 0kΩ 6 5 R6 0k Ω R2 2.7k 2.5V R3 247k Ω P 0k Ω ZERO SCALE ADJUST 2 +5V 8 A 3 4 5V A2 7 A, A2 = /2 OP-295 P2 500Ω 5V V O +5V Figure 33. Bipolar Output Operation Bipolar Output Operation Although the DAC8562 has been designed for single supply operation, bipolar operation is achievable using the circuit illustrated in Figure 33. The circuit uses a single supply, rail-to-rail OP295 op amp and the DAC s internal +2.5 V reference to generate the 2.5 V reference required to level-shift the DAC output voltage. The circuit has been configured to provide an output voltage in the range 5 V V OUT +5 V and is coded in complementary offset binary. Although each DAC LSB corresponds to mv, each output LSB has been scaled to 2.44 mv. Table IV provides the relationship between the digital codes and output voltage. The transfer function of the circuit is given by: V O = mv Digital Code R4 R R4 R2 and, for the circuit values shown, becomes: V O = 2.44 mv Digital Code + 5V Table IV. Bipolar Code Table Hexadecimal Number Decimal Number Analog Output in DAC Register in DAC Register Voltage (V) FFF E FF E To maintain monotonicity and accuracy, R, R2, R4, R5, and R6 should be selected to match within 0.0% and must all be of the same (preferably metal foil) type to assure temperature coefficient matching. Mismatching between R and R2 causes offset and gain errors while an R4 to R and R2 mismatch yields gain errors. For applications that do not require high accuracy, the circuit illustrated in Figure 34 can also be used to generate a bipolar output voltage. In this circuit, only one op amp is used and no potentiometers are used for offset and gain trim The output voltage is coded in offset binary and is given by: R4 V O = mv Digital Code + R2 R3 + R4 R REFOUT R2 R For the ±2 5 V output range and the circuit values shown in the table, the transfer equation becomes: V O =.22 mv Digital Code 2.5V Similarly, for the ±5 V output range, the transfer equation becomes: V O = 2.44 mv Digital Code 5V Note that, for ±5 V output voltage operation, R5 is required as a pull-down for REFOUT. Or, REFOUT can be buffered by an op amp configured as a follower that can source and sink current. CE CLR DATA µF DAC-8562 DGND +5V 20 V DD REFOUT 4 AGND 0 2 V OUT 3 V OUT RANGE ±2.5V ±5V R R5 4.99kΩ R3 R 0k 0k R4 R2 0k 20k 2 R2 +5V 8 A 3 4 5V V O A = /2 OP-295 R3 0k 0k R4 5.4k k Figure 34. Bipolar Output Operation Without Trim Version REV. A

185 DAC8562 Alternatively, the output voltage can be coded in complementary offset binary using the circuit in Figure 35. This configuration eliminates the need for a pull-down resistor or an op amp for REFOUT The transfer equation of the circuit is given by: V O = mv Digital Code R2 + REFOUT R audio mixing consoles, music synthesizers, and other audio processors, VCAs, such as the SSM208, adjust audio channel gain and attenuation from front panel potentiometers. The VCA provides a clean gain transition control of the audio level when the slew rate of the analog input control voltage, V C, is properly chosen. The circuit in Figure 37 illustrates a volume control application using the DAC8562 to control the attenuation of the SSM208. R4 + R2 R3 + R4 R and, for the values shown, becomes: V O = 2.44 mv Digital Code + 5V R2 R V OUT DAC-8562 R3 REFOUT R = R3 = 0kΩ R4 V O P 00kΩ OFFSET TRIM +5V V IN +5V +5V 5V 0.µF 0MΩ 8kΩ 0.µF P2 500kΩ 47pF SYMMETRY TRIM pF 8kΩ SSM kΩ V OUT 30kΩ +5V 5V 0.µF V O RANGE ±5V R2 23.7k + 75 R4 3.7k + 69Ω Figure 35 Bipolar Output Operation Without Trim Version 2 Generating a Negative Supply Voltage Some applications may require bipolar output configuration, but only have a single power supply rail available. This is very common in data acquisition systems using microprocessor-based systems. In these systems, only +2 V, +5 V, and/or +5 V are available. Shown in Figure 36 is a method of generating a negative supply voltage using one CD4049, a CMOS hex inverter, operating on +2 V or +5 V. The circuit is essentially a charge pump where two of the six are used as an oscillator. For the values shown, the frequency of oscillation is approximately 3.5 khz and is fairly insensitive to supply voltage because R > 2 R2. The remaining four inverters are wired in parallel for higher output current. The square-wave output is level translated by C2 to a negative-going signal, rectified using a pair of N400s, and then filtered by C3. With the values shown, the charge pump will provide an output voltage of 5 V for current loading in the range 0.5 ma I OUT 0 ma with a +5 V supply and 0.5 ma I OUT 7 ma with a +2 V supply. INVERTERS = CD R 50kΩ R2 5.k Ω C 0.02µF C2 47µF D2 N400 D N400 R3 470 Ω C3 47µF 5V N523 5.V ZENER Figure 36. Generating a 5 V Supply When Only +2 V or +5 V Are Available Audio Volume Control The DAC8562 is well suited to control digitally the gain or attenuation of a voltage controlled amplifiers. In professional 2 REF CE CLR DATA 6 5 DAC-8562 DGND 0 +5V 20 AGND 2 0.µF 3 R6 825Ω R7 kω* 0V V C +2.24V C CON µf * PRECISION RESISTOR PT46 kω COMPENSATOR Figure 37. Audio Volume Control Since the supply voltage available in these systems is typically ±5 V or ±8 V, a REF02 is used to supply the +5 V required to power the DAC. No trimming of the reference is required because of the reference s tight initial tolerance and low supply current consumption of the DAC8562. The SSM208 is configured as a unity-gain buffer when its control voltage equals 0 volt. This corresponds to a 000 H code from the DAC8562. Since the SSM208 exhibits a gain constant of 28 mv/db (typical), the DAC s full-scale output voltage has to be scaled down by R6 and R7 to provide 80 db of attenuation when the digital code equals FFF H. Therefore, every DAC LSB corresponds to 0.02 db of attenuation. Table V illustrates the attenuation versus digital code of the volume control circuit. Table V. SSM208 VCA Attenuation vs. DAC8562 Input Code Hexadecimal Number Control Voltage VCA Attenuation in DAC Register (V) (db) C FFF REV. A

186 DAC8562 To compensate for the SSM208 s gain constant temperature coefficient of 3300 ppm/ C, a kω, temperature-sensitive resistor (R7) manufactured by the Precision Resistor Company with a temperature coefficient of ppm/ C is used. A C CON of µf provides a control transition time of ms which yields a click-free change in the audio channel attenuation. Symmetry and offset trimming details of the VCA can be found in the SSM208 data sheet. Information regarding the PT46 kω Compensator can be obtained by contacting: Precision Resistor Company, Incorporated th Street North Largo, FL (83) A High-Compliance, Digitally Controlled Precision Current Source The circuit in Figure 38 shows the DAC8562 controlling a high-compliance, precision current source using an AMP05 instrumentation amplifier. The AMP05 s reference pin becomes the input, and the old inputs now monitor the voltage across a precision current sense resistor, R CS. Voltage gain is set to unity, so the transfer function is given by the following equation: I OUT = V IN R CS If R CS equals 00 Ω, the output current is limited to +0 ma with a V input. Therefore, each DAC LSB corresponds to 2.4 µa. If a bipolar output current is required, then the circuit in Figure 33 can be modified to drive the AMP05 s reference pin with a ± V input signal. Potentiometer P trims the output current to zero with the input at 0 V. Fine gain adjustment can be accomplished by adjusting R or R2. A Digitally Programmable Window Detector A digitally programmable, upper/lower limit detector using two DAC8562s is shown in Figure 39. The required upper and lower limits for the test are loaded into each DAC individually by controlling HDAC/LDAC. If a signal at the test input is not within the programmed limits, the output will indicate a logic zero which will turn the red LED on. R 00k V µF REF P 00kΩ CE CLR R2 5kΩ 5 6 AMP DATA 6 5 5V 0.µF DGND +5V 2 0.µF DAC AGND 2 0.µF 3 R CS 00Ω R3 3k 0mA I OUT 0mA 2.4µA/ LSB Figure 38. A High-Compliance, Digitally Controlled Precision Current Source R4 k +5V +5V 0.µF V IN +5V +5V kω DAC V 0.µF R 604Ω R2 604Ω /6 74HC05 HDAC/LDAC CLR DGND AGND V 0.µF 20 DAC C C2 2 2 RED LED T PASS/FAIL 3 4 /6 74HC05 GREEN LED T DATA DGND AGND 0 2 C, C2 = /4 CMP-404 Figure 39. A Digitally Programmable Window Detector REV. A 3

187 DAC8562 Decoding Multiple DAC8562s The CE function of the DAC8562 can be used in applications to decode a number of DACs. In this application, all DACs receive the same input data; however, only one of the DACs CE input is asserted to transfer its parallel input register contents into the DAC. In this circuit, shown in Figure 40, the CE timing is generated by a 74HC39 decoder and should follow the DAC8562 s standard timing requirements. To prevent timing errors, the 74HC39 should not be activated by its ENABLE input while the coded address inputs are changing. A simple timing circuit, R and C, connected to the DACs CLR pins resets all DAC outputs to zero during power-up. MICROPROCESSOR INTERFACING DAC-8562 MC68HC INTERFACE The circuit illustrated in Figure 4 shows a parallel interface between the DAC8562 and a popular 8-bit microcontroller, the M68HC, which is configured in a single-chip operating mode. The interface circuit consists of a pair of 74ACT373 transparent latches and an inverter. The data is loaded into the latches in two 8-bit bytes; the first byte contains the four most significant bits, and the lower 8 bits are in the second byte. Data is taken from the microcontroller s port B output lines, and three interface control lines, CLR, CE, and MSB/LSB, are controlled by the M68HC's PC2, PC, and PC0 output lines, respectively. To transfer data into the DAC, PC0 is set, enabling U s outputs. The first data byte is loaded into U where the four least significant bits of the byte are connected to MSB DB8. PC0 is then cleared; this latches U s inputs and enables U2 s outputs. U2s outputs now become DB7 DB0. The DAC output is updated with the contents of U and U2 when PC is cleared. The DAC s CLR input, controlled by the M68HC s PC2 output line, provides an asynchronous clear function that sets the DAC s output to zero. Included in this section is the source code for operating the DAC-8562 M68HC interface. DATA +5V 74HC39 0.µF 6 4 V CC Y0 ENABLE G Y 5 2 A Y2 6 CODED ADDRESS +5V 3 5 B 2G Y3 2Y0 7 2 kω A 2B 2Y 2Y2 0 9 GND 2Y3 NC NC NC NC C 0.µF +5V R kω 5 6 DAC-8562 # DAC-8562 #2 3 DAC-8562 #3 3 DAC-8562 #4 V OUT 3 V OUT2 V OUT3 V OUT4 Figure 40. Decoding Multiple DAC8562s Using the CE Pin *M6BHC PC2 PC PC0 PB7 PB6 PB5 PB4 PB3 PB2 PB PB0 CLR CE MSB/ LSB 74HC ACT373 3 C 23 D Q 22 2D 2Q D 3Q D 4Q U 9 5D 5Q 6 0 6D 6Q 5 7D 7Q 4 2 8D 8Q 24 OC 74ACT373 3 C 23 D Q D 3D 2Q 3Q D 4Q U2 9 5D 5Q 6 6D 6Q 0 5 7D 7Q 4 2 8D 8Q 24 OC NC NC NC NC PC2 PC *DAC CLR 6 CE 9 MSB 8 DB0 7 DB9 6 DB8 U DB7 DB6 DB5 V OUT 3 DB DB3 DB2 DB LSB *ADDITIONAL PINS OMITTED FOR CLARITY Figure 4. DAC8562 to MC68HC Interface 4 REV. A

188 DAC8562 DAC8562 M68HC Interface Program Source Code * * DAC8562 to M68HC Interface Assembly Program * Adolfo A. Garcia * September 4, 992 * * M68HC Register definitions * PORTB EQU $004 PORTC EQU $003 Port C control register * 0,0,0,0;0,CLR/,CE/,MSB-LSB/ DDRC EQU $007 Port C data direction * * RAM variables: MSBS are encoded from 0 (Hex) to F (Hex) * LSBS are encoded from 00 (Hex) to F (Hex) * DAC requires two 8-bit loads * MSBS EQU $00 Hi-byte: 0,0,0,0;MSB,DB0,DB9,DB8 LSBS EQU $0 Lo-byte: DB7,DB6,DB5,DB4;DB3,DB2, DB,DB0 * * Main Program * ORG $C000 Start of user s RAM in EVB INIT LDS #$CFFF Top of C page RAM * * Initialize Port C Outputs * LDAA #$07 0,0,0,0;0,,, STAA DDRC CLR/,CE/, and MSB-LSB/ are now enabled as outputs LDAA #$06 0,0.0,0;0,,,0 * CLR/-Hi, CE/-Hi, MSB-LSB/-Lo STAA PORTC Initialize Port C Outputs * * Call update subroutine * BSR UPDATE Xfer 2 8-bit words to DAC8562 JMP $E000 Restart BUFFALO * * Subroutine UPDATE * UPDATE PSHX Save registers X, Y, and A PSHY PSHA * * Enter contents of the Hi-byte input register * LDAA #$0A 0,0,0,0;,0,,0 STAA MSBS MSBS are set to 0A (Hex) * * Enter Contents of Lo-byte input register * LDAA #$AA,0,,0;,0,,0 STAA LSBS LSBS are set to AA (Hex) * LDX #MSBS Stack pointer at st byte to send via Port B LDY #$000 Stack pointer at on-chip registers * * Clear DAC output to zero * BCLR PORTC,Y $04 Assert CLR/ BSET PORTC,Y $04 De-assert CLR/ * * Loading input buffer latches * BSET PORTC,Y $0 Set hi-byte register load TFRLP LDAA 0,X Get a byte to transfer via Port B STAA PORTB Write data to input register INX Increment counter to next byte for transfer CPX #LSBS+ Are we done yet? BEQ DUMP If yes, update DAC output BCLR PORTC,Y $0 Latch hi-byte register and set lo-byte register load BRA TFRLP * DAC8562 M68HC Interface Program Source Code (Continued) * Update DAC output with contents of input registers * DUMP BCLR PORTC,Y $02 Assert CE/ BSET PORTC,Y $02 Latch DAC register * PULA When done, restore registers X, Y & A PULY PULX RTS ** Return to Main Program ** REV. A 5

189 DAC8562 OUTLINE DIMENSIONS Dimensions shown in inches and (mm). 20-Pin Plastic DIP (P-Suffix) 20-Pin Cerdip (R-Suffix) PIN 0.45 (3.683) MIN (27.8) MAX (6.477) (6.223) 0.35 (3.429) 0.25 (3.7) 0.32 (8.28) 0.30 (7.62) PIN 0.20 (5.0) 0.4 (3.56) (24.64) (23.75) (7.) 0.24 (6.) 0.8 (4.57) 0.25 (3.8) 0.32 (8.28) 0.29 (7.366) C / (3.75) MIN 0.02 (0.533) 0.05 (0.38) 0. (2.79) 0.09 (2.28) (.66) (.5) SEATING PLANE LEAD NO. IDENTIFIED BY DOT OR NOTCH LEADS ARE SOLDER OR TIN-PLATED KOVAR OR ALLOY (0.28) (0.23) 0.5 (3.8) 0.25 (3.8) 0.02 (0.5) 0.06 (0.4) 0. (2.79) 0.09 (2.28) 0.07 (.78) 0.05 (.27) SEATING PLANE LEAD NO. IDENTIFIED BY DOT OR NOTCH LEADS ARE SOLDER OR TIN-PLATED KOVAR OR ALLOY (0.28) (0.23) Lead SOIC (S-Suffix) (7.60) 0.29 (7.40) PIN (0.65) (0.00) 0.52 (3.00) (2.60) 0.07 (2.72) (2.26) 0.0 (0.275) (0.25) (.27) BSC (0.56) 0.04 (0.36) 0.05 (0.38) (0.8) (0.86) 0.08 (0.46) PRINTED IN U.S.A. 6 REV. A