ELECTRONIQUE POUR LE TRAITEMENT DE

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1 Examen du 25 mars 2015 Electronique Logique Durée : 2h Calculatrices autorisées Une feuille A4 Recto-Verso autorisée Partie A Logique combinatoire (40%) 1) Conversions Donner les conversions en binaire des nombres décimaux: a) 9d b) 19d ; Donner (astucieusement) les conversions en hexadécimal des nombres décimaux : c) 129d ; d) 80d ; Donner les conversions en décimal des nombres : e) b ; f) FEh ; g) A0h ; 2) Comptage de grandes quantités, flux : Un disque dur vendu commercialement a sur l'emballage la mention "un Téra-Octet". 2a) Exprimer ce nombre d'octet par une puissance de 2. 2b) On veut transmettre ces données sur des clés USB de 1 Giga-octet. Combien de clés faut-il préparer (approximativement). 2c) Une sauvegarde est faite sur internet, vous observez sur le flux qu'elle se fait par tranche de 160 Mbits. Combien de "tranches" faudra-t-il (comptez en octets!)? 3) Combinatoire de grands volumes On sait qu'un mot de n bits peut prendre 2 n valeurs différentes. 3a) Préciser le volume M engendré (en octets) pour n=8. 3b) Même question pour n=10 (mêmes unités). 3c) Problème inverse : Quel plafond n atteint-on pour M=1 GB (1 Giga-octets)? Page 1 sur 7

2 4) Code ASCII. On rappelle que les codes ASCII des minuscules a,b,c,, donnés ici sur 8 bits (c7 c0), commencent à 'a'=61h (en hexadécimal) et suivent l ordre alphabétique. a) Question séparée : quel est le bit qui ne changera qu'une fois dans la séquence des 26 codes ASCII 'a ' à 'z'? b) (b à d forment un petit problème) Expliciter en binaire le code de 'j'= 6Ah. c) On met en place une détection sur (c7 c0) utilisant deux portes à quatre entrées, une "quad-and" et une "quad-nor" schématisées ci-dessous, avec les noms de leurs entrées. a0 a1 a2 a3 n0 n1 n2 n3 Comment câbler (c7 c0) sur ces entrées pour repérer 'j' (les deux sorties des portes à 1)? d) Donner au moins trois autres lettres que 'j' qu'on peut repérer avec ces deux portes et ce critère (les deux sorties à 1), mais un câblage différent. Passer par le binaire en évitant une table explicite, mais explicitez en langage naturel votre raisonnement. Et penser à ne pas dépasser 'z' de code 7Ah, ce qui fixe divers bits de poids haut, notamment. e) Quelle(s) porte(s) à deux entrées adopter pour finir la sélection par une seule sortie et non deux? 5) Voyant d'ouverture de la cantine. Soit "MAG", un signal à générer sur 1 bit, qui vaut 1 si l'heure est une heure d'ouverture de la cantine, admettons que ce soit quand l'horloge indique comme heure 12 et 13 (de 12h à 12h59 et de 13h à 13h59, mais nous ne traitons pas les minutes). Soit c4 c3 c2 c1 c0 le code binaire de l'heure sur 24 heures, à partir duquel on doit engendrer "MAG". a) Donner les codes binaires de 12d et 13d b) En déduire les bits à utiliser. c) Proposer une architecture à base de portes NAND uniquement (utilisables comme inverseurs si besoin). 6) Hardware a) Parmi les 4 adaptations ci-dessous entre logique TTL et CMOS à base de collecteurs ouverts (portes marquées avec le petit dessin du transistor npn), Page 2 sur 7

3 lesquelles sont correctes? On précisera le(s) défaut(s) des cas incorrects. La tension donnée est celle de l alimentation du circuit correspondant TTL ou CMOS. +12V CMOS 5V CMOS 12V +12V CMOS 12V CMOS 12V b) Faire un schéma d une adaptation d une sortie CMOS 9 V vers une entrée TTL «LS» à base de deux résistances à préciser : d abord en donnant leur rapport, c) mais aussi en valeur absolue (sous la forme «plus haut que» ou «plus faible que»), l entrée typique TTL LS «sourçant» 0.25 ma (courant sortant). d) Lesquelles des 3 architectures suivantes (aa, bb, cc) présentent-elles un risque de transitoire lors de la commutation des entrées (on suppose ici que les différentes portes ont des temps de commutations identiques)? (aa) (bb) (cc) Page 3 sur 7

4 Partie B : Logique Séquentielle (30%) 1) Discriminateur d'impulsion : On considère le circuit suivant, construit autour de trois bascules D, activées sur le front montant de leur entrée CLK. Leurs entrées de remises à zéro CLR sont actives à 0 et sont reliées toutes ensembles. On ignore les effets de propagation. D0 CLK0 Q0 Q0 D1 CLK1 D2 CLK2 CLR CLR CLR a) Tracer l évolution des différentes sorties en fonction du signal d horloge CLK0. b) Si le signal CLK0 est de fréquence fo, quelles sont les fréquences des signaux Q0, et? (CLR étant à 1 : inactif) c) Quelle sortie (Q0,, ou leurs complémentaires) faut-il reboucler sur CLR pour obtenir un comptage qui boucle au bout de quatre fronts montants d'horloge à l'entrée? d) On fabrique S = NAND(,). On démarre (CLR passe à 1) avec 0 sur toutes les sorties Qx, et l'horloge est périodique de période T. A quel moment après le premier front montant d'horloge ce signal S change-t-il d état? Vous pouvez vous appuyer sur un chronogramme. 2) Discriminateur (suite) On veut maintenant utiliser le circuit pour valider le fait qu'une impulsion (à 1 ) sur un signal noté Y ait la propriété de durer au moins 3T, T étant la période de l'horloge d'entrée CLK0. a) Sur quelle entrée du système précédent peut-on connecter le signal Y pour s assurer du bon démarrage du système de validation de la durée de l impulsion? b) Faire un chronogramme et montrer que la condition où Y reste à 1 pendant quatre fronts de CLK0 est suffisante (on s'en contentera). c) Comment former le signal de sortie S' validant la propriété souhaitée? Page 4 sur 7

5 3) Ordre d'arrivée de deux fonts montants. On s intéresse à deux signaux Y1 et Y2 et plus particulièrement à l ordre d arrivée d un front montant sur ces deux signaux. On notera F1 et F2 les fronts montants respectivement sur Y1 et Y2. On propose d étudier le montage suivant : Après que les deux fronts soient arrivés, on souhaite que : Si F1 avant F2 S=1 ; Si F2 avant F1 S=0. Niveau fixe 0 ou 1 a) Faire le chronogramme des sorties pour les deux cas de figures : - F1 avant F2 - F1 après F2 Y1 F1 CLK On supposera que le système a subi une réinitialisation avant l arrivée du premier front montant (CLR). On prendra comme état de départ Y1 = 0 et Y2 = 0. Y2 F2 CLK b) Faut-il choisir un niveau fixe à 1 ou à 0 sur l entrée de la première bascule D? c) Quelle sortie existante assure la fonction S souhaitée? d) Comment faire apparaitre sur une sortie S (en ajoutant une ou plusieurs portes logiques) que les deux fronts ont bien eu lieu? e) Former avec quelques portes NAND l information correspondant à "S = 1 et Y1 et Y2 sont encore à 1 ". f) Avec quelle porte obtenir l information "Y1 et Y2 ne sont pas dans le même état"? Page 5 sur 7

6 Partie C : Conversion Analogique Numérique (30%) On étudie un convertisseur CAN de type "SAR", puis une architecture hybride nécessitant un CAN flash et un CNA. La dernière question (4 ) porte sur ce CNA, elle est autonome. 1) On considère un convertisseur CAN sur N=10 bits de type "SAR" (Successive Approximation Register). Le temps d'horloge de la logique de commande est 200 ns. a) Que vaut un temps typique de conversion Tconv? b) On peut observer la séquence analogique ci-contre à la sortie du convertisseur interne au SAR lors d'une conversion d'un niveau d'entrée donné. L'horloge est indiquée en dessous. Que valent les 5 bits de poids fort du signal converti? 2,56V sortie CNA c) Est-il aisé d'accéder aux 5 bits de poids faible avec ce type de graphe? 0V temps (Horloge) d) Déterminer le pas de quantification, noté q (relatif aux 10 bits)? 2) Combien vaut la variance V du bruit de quantification associé? 3) Pour accélérer la conversion, on désire obtenir rapidement les N'=5 bits de poids forts (collectivement : "les MSBs") à l'aide d'une conversion "Flash" encore peu coûteuse. a) Décrire le réseau de résistance associé (nombre d'éléments, organisation) de ce convertisseur Flash à 5 bits. L'architecture permettant de cascader (i) ce convertisseur flash avec (ii) un SAR pour déterminer les N'=5 bits de poids faibles ("les LSBs") encore non déterminés par le convertisseur Flash fait aussi usage (iii) d'un CNA de N'=5 bit. Page 6 sur 7

7 b) Faire un schéma de l'ensemble des trois éléments (Flash, CNA, SAR, ce dernier sans le détail) avec le sens, type et nombre de fils des signaux entre ces composants. 4) Le convertisseur numérique analogique CNA de N'=5 bits évoqué dans la question cidessus (3 ) n'utilise que des résistances de deux valeurs : 10 kω et 20 kω. a) Quelle est son architecture? (schéma approximatif demandé). b) Quel est l'avantage technologique? c) Quel défaut peut se produire au passage de "15d" à "16d"? d) Le SAR de la question 1 sur N=10 bits contient aussi un CNA. Au passage de quelle valeur de l'ensemble (0,1,2,3,,2 N -2,2 N -1) le défaut mentionné ci-dessus risque-t-il d'être le plus gênant? Page 7 sur 7