LOGIQUE PROGRAMMABLE

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1 LOGIQUE PROGRAMMABLE A. Structure des réseaux logiques programmables : Toute fonction logique de n variables peut se mettre sous la forme de somme de produits (d'au plus de n variables). Exemple : F a.b.c a.b.c a.b.c F (a b c).(a b c).(a b c) a.b.c a.b.c a.b.c Il semble donc naturel d'utiliser une structure comportant ces deux ensembles : Une matrice d'opérateurs ET qui génère les produits des variables d'entrée, et éventuellement de leur complément. Une matrice d'opérateurs OU, qui somme les produits précédents. Figure I. Réalisation de la matrice de ET : Elle utilise le principe des portes ET à diodes. La programmation est possible grâce à des fusibles placés en série avec chaque diodes que l'on peut griller : Logique Programmable J.F.A.

2 Figure Figure Exemple : Matrice ET d'un circuit possédant n entrées E, E,..., En et calculant m produits P, P,..., Pm : Figure 4

3 Les entrées sont amplifiées et complémentées. Il est alors possible de générer n'importe quel produit à partir des entrées. Exemple : Génération des produits : Réalisez : P A; P A. B. C; P B. C Figure 5 II. Réalisation de la matrice de OU : Le principe est le même : la somme logique est réalisée à partir d'une porte OU à diodes. Figure 6 Logique Programmable J.F.A.

4 Figure 7 Exemple : Matrice OU d'un circuit possédant n entrées P, P,..., Pn et calculant m sommes S, S,..., Sm : Figure 8 Les diodes sont remplacées dans la pratique par des transistors où la jonction BE joue le rôle des diodes dans le schéma précédent. La propriété amplificatrice du transistor est utilisée pour charger le moins possible la sortie des opérateurs ET. Exemple : Génération des produits : Réalisez : SP P; SP P P P ; SP P P Logique Programmable 4 J.F.A.

5 Figure 9 III. CIRCUITS DE SORTIE : On ajoute parfois un circuit de sortie à la matrice OU (un circuit d'inversion). Le nombre de termes produits étant limité par construction, on a parfois intérêt à rechercher la fonction complémentaire (définie par un produit de sommes). A cette fin, on utilise l'opérateur OU exclusif dont une entrée est employée comme commande d'inversion. Figure 0 S F C F 0 F S F C F F Réalisation pratique : Logique Programmable 5 J.F.A.

6 Figure Il peut s'agir aussi d'un circuit trois états où E représente la commande de mise en haute impédance de la sortie Fi. Figure E Fi 0 Haute Impédance Si Cette commande peut-être une entrée supplémentaire ou encore un signal interne. De plus, puisqu'une sortie placée en haute impédance est libre éléctriquement, certains constructeurs en profitent pour réaliser un rebouclage sur la matrice ET; la borne correspondante peut-être alors utilisée soit en sortie (E=), soit en entrée (E=0). Logique Programmable 6 J.F.A.

7 Figure Le circuit PAL 6L8 de Texas instruments, par exemple, possède 6 entrées et 8 sorties pour un boîtier de 0 broches! Ce circuit dispose en fait de 0 entrées directes, sorties et 6 broches entrée/sortie. Figure 4 Remarque : Si par programmation, la sortie est réinjectée dans la matrice ET, le circuit est bouclé et devient séquentiel. Logique Programmable 7 J.F.A.

8 B. Classification des réseaux logiques Programmables : Une classification est adoptée en fonction de la structure de chaque matrice. On distingue : I. Les PLE (Programmable Logic Element) ou PROM (Programmable Read Only Memory) : MATRICE OU PROGRAMMABLE O0, O, O, O : SORTIES O0 O O O : FUSIBLE REMPLACE PAR UNE LIAISON : FUSIBLE INTACT I0 I I I I0, I, I, I : ENTREES MATRICE ET FIXEE Ces réseaux logiques (et mémoires mortes) disposent : D'une matrice de ET fixée et complète, c'est-à-dire que le nombre de termes produits est égal à n s'il ya n entrées (n peut-être de l ordre de 5 suivant la technologie); autrement dit, la matrice ET a la structure d'un décodeur à n bits. D'une matrice OU programmable. D'un circuit de sortie états à command unique. Classiquement le nombre de sorties est de 4 ou 8. En conséquence, une fonction f est réalisée en programmant sa table de vérité, c'est-à-dire en mettant en mémoire la valeur de f pour l'ensemble des combinaisons d'entrées. Remarque : Les PROM font partie de la famille des mémoires mortes. La qualificatif vient du fait qu'elles ne peuvent être que lues. L'écriture dans la mémoire est faite par le constructeur lors de la dernière phase de fabrication (cas des ROM : Read Only Memories), ou par l'utilisateur par claquage de fusibles ou de jonctions (mémoires PROM : Programmable ROM). Il existe une autre famille de mémoires mortes qui présentent la particularité d'être effacées, puis réécrites. Ce sont : Les EPROM (Erasable PROM) effaçables globalement par ultra-violet, Les EAROM ou EEPROM (Electricaly Alterable ROM ou Electricaly EPROM) effaçables électriquement.. Génération de fonctions à l'aide de PROM : La génération de fonctions à partir de PROM est très simple. En effet, puisque toutes les combinaisons des variables sont décodées, la matrice OU est obtenue directement à partir de la table de vérité ou de la somme de produits de la fonction (forme canonique Logique Programmable 8 J.F.A.

9 disjonctive). Les fils d'adresses sont identifiés aux variables logiques. Chaque sortie de la mémoire correspond à l'une des fonctions. a) Exemple : Soient les fonctions de quatre variables définies par la table de vérité suivantes, permettant le calcul de N². () Table de vérité : N A A A A0 S7 S6 S5 S4 S S S S () Schéma interne de la PROM : Logique Programmable 9 J.F.A.

10 MATRICE ET FIXEE MATRICE OU PROGRAMMABLE I4 A I EXEMPLE : A I A I A0 I0 : FUSIBLE INTACT : FUSIBLE REMPLACE PAR UNE LIAISON G/ O7 S7 O6 O5 O4 O O O O0 O0, O, O, O, O4, O5, O6, O7 : SORTIES S6 S5 S4 S S S S0 Logique Programmable 0 J.F.A.

11 Correction EXEMPLE : Logique Programmable J.F.A.

12 MATRICE ET FIXEE MATRICE OU PROGRAMMABLE 0 I4 A I A I A I A0 I0 : FUSIBLE INTACT : FUSIBLE REMPLACE PAR UNE LIAISON 0 G/ O7 S7 O6 O5 O4 O O O O0 O0, O, O, O, O4, O5, O6, O7 : SORTIES S6 S5 S4 S S S S0 Logique Programmable J.F.A.

13 Comme la capacité des mémoires est actuellement importante, il est permis d'envisager la génération de fonctions dont le nombre de variables est élevé (jusqu'à 6 variables). On peut également envisager la réalisation de plusieurs fonctions suivant les valeurs de certaines entrées. Exemple : Transcodeur 4 bits binaire vers BCD Excédent si la commande C est à 0, et vers le code GRAY si la commande C est à ; en sortie normale et complémentée. Remarque : attention, les sorties sont inversées. Table de vérité : ADRESSES COMPLEMENTEE VRAIE C A A A A0 O7 O6 O5 O4 O O O O C O D E B C D E 0 0 X X X X X X X X 0 0 X X X X X X X X C 0 0 X X X X X X X E 0 0 X X X X X X X X S 0 X X X X X X X S 0 X X X X X X X X C O D E G R A Y Logique Programmable J.F.A.

14 EXEMPLE : Logique Programmable 4 J.F.A.

15 MATRICE OU PROGRAMMABLE MATRICE ET FIXEE C I4 A I A I A I A0 I0 : FUSIBLE INTACT : FUSIBLE REMPLACE PAR UNE LIAISON G/ O7 O6 O5 O4 O O O O0 O0, O, O, O, O4, O5, O6, O7 : SORTIES O7 Correction de l EXEMPLE : Logique Programmable 5 J.F.A. O6 O5 O4 O O O O0

16 MATRICE ET FIXEE MATRICE OU PROGRAMMABLE C I4 A I A I A I A0 I0 : FUSIBLE INTACT : FUSIBLE REMPLACE PAR UNE LIAISON G/ O7 O6 O5 O4 O O O O0 O0, O, O, O, O4, O5, O6, O7 : SORTIES O7 O6 O5 O4 O O O O0 Logique Programmable 6 J.F.A.

17 II. Les PAL (Programmable Array Logic) : La structure de base d'un circuit PAL est opposée à celle d'une PROM. Il dispose : D'une matrice ET programmable (jusqu'à 0 entrées) dont le nombre de termes produit reste relativement réduit (maximum 0), D'une matrice OU figée. MATRICE OU FIXEE O0, O, O, O : SORTIES O0 O O O I0 I I I I0, I, I, I : ENTREES MATRICE ET PROGRAMMABLE : FUSIBLE INTACT : FUSIBLE REMPLACE PAR UNE LIAISON Remarque : Les circuits PAL peuvent être également en logique séquentielle. La diversité des circuits de sortie les rend particulièrement adaptés à cette application.. Génération de fonctions à l'aide de PALs : Les circuits PAL peuvent remplacer tous les circuits intégrés logiques combinatoires conventionnels. Exemple : Réalisation de portes élémentaires à l'aide d'un PAL H6. B A E C. D, H F G, O M N R P Q, L I.J.K., Logique Programmable 7 J.F.A.

18 EXEMPLE : Logique Programmable 8 J.F.A.

19 Correction EXEMPLE : Logique Programmable 9 J.F.A.

20 Logique Programmable 0 J.F.A.

21 Exemple 4 : Réalisation d'un générateur de parité PAIRE à quatre variables Y = f (c,b,a) et d'un multiplexeur 4 vers Z = f (D, D, D, D 0, S, S 0 )à l'aide d'un PAL 0H8. Correction : Générateur de Parité : Y c.b.a c.b.a c.b.a c.b.a Multiplexeur 4 vers : c b a Y S S0 Z 0 0 D 0 0 D 0 D D Z S.S 0.D0 S.S 0.D S.S 0.D S.S 0. D Logique Programmable J.F.A.

22 EXEMPLE 4 : Logique Programmable J.F.A.

23 Logique Programmable J.F.A.

24 CORRECTION EXEMPLE 4 : Logique Programmable 4 J.F.A.

25 Logique Programmable 5 J.F.A.

26 III. Les FPGA (Field Programmable Gate Array) : Ces résaux sont composés d'une matrice de ET programmable, dont le nombre de termes produits est limité à quelques unités. Ils n'ont pas de matrice OU. Chaque produit est relié à une sortie. On les destine au décodage de combinaisons particulières des variables grâce au grand nombre d'entrées (jusqu'à 6) et aux sorties multiples. Ils remplacent généralement plusieurs boîtiers standards. = O0 = O = O = O = O4 = O5 = O6 = O7 O0,..., O7 : SORTIES I0,..., I5 : ENTREES I0 : FUSIBLE INTACT I I I5 IV. A. Les FPLA (Field Programmable Logic Array) ou FLA ou PLA : Les matrices ET et OU sont programmables indépendemment, ce qui offre une plus grande souplesse. En conséquence les constructeurs proposent relativement peu de FPLA différents. Les FPLA disposent également d'un circuit de sortie programmable (circuit d'inversion). Logique Programmable 6 J.F.A.

27 MATRICE OU PROGRAMMABLE O0, O, O, O : SORTIES O0 O O O : FUSIBLE INTACT I0 I I I I0, I, I, I : ENTREES MATRICE ET PROGRAMMABLE C. Génération de fonctions à l'aide de FPLAs : Exemple 5 : Réalisation d'un convertisseur Binaire (A, A, A, A0) en code GRAY (W, X, Y, Z) à l'aide d'un FPLA 5. W D D 0 X C. D C. D C D Y B. C B. C B C Z A. B A. B A B Logique Programmable 7 J.F.A.

28 Logique Programmable 8 J.F.A.

29 Correction Exemple 5 : Logique Programmable 9 J.F.A.

30 Logique Programmable 0 J.F.A.

31 D. Caractérisation des circuits programmables : I. Désignations : La référence du circuit nous donne la fonction logique du circuit : MMM EE T SS R P C ex : PAL 6 L A N C avec : MMM : PAL : Programmable Array Logic Family, GAL : Generic Array Logic, PLS : Programmable Logic Sequencer, EE : Nombre d'entrées (y compris entrées-sorties), T: Type de sorties : H : Active High : sortie active à l'état haut, L : Active Low : sortie active à l'état bas C : Complementary : sortie normale et complémentée, R : Register : Bascules D en sorties, X : Exclusive OR with register : OU exclusif et bascules D, A : Arithmetic with register : Fonctions arithmétiques avec bascules D. V : Versatile. SS : Nombre de sorties, R : Speed/Power Range : pas de symbole : vitesse standard : 5 ns A : Haute vitesse : 5 ns. - : / Power : moitié de puissance consommée -4 : /4 Power : quart de puissance consommée A- : HAute vitesse et demi puissance. P : Package Type : N : Plastic DIP : boitier plastique, J : Ceramic DIP : boitier céramique, F : Flat Pack : Boitier plat, L : Leadless Chip Carrier : boitier sans pattes. C: Temperature Range : C : 0 C à 75 C, M : -55 C à +5 C. II. Programmation : Deux cas sont à considérer suivant la technologie : La technologie bipolaire TTL : (Fusibles) Pour effectuer la fusion séléctive de certaines liaisons, on utilise des outils spécialisés appelés "programmateurs". Ils appliquent des tensions ou des courants contrôlés pendant des périodes bien définies. Suivant les constructeurs, la nature des fusibles est différente. Les PROM et PAL se programment assez facilement avec des Logique Programmable J.F.A.

32 programmateurs standards dans lesquels est incorporé un module spécifique pour chaque constructeur. Les FPLA nécessitent des "programmateurs plus sophistiqués à cause des doubles (voir triples) matrices à programmer. La technologie MOS : La liaison entre ligne et colonne des matrice s'effectue par des transistors MOS. Pour simplifier, on peut considérer que l'ensemble "diode-fusible" est remplacé par un transistor MOS qui joue le rôle d'interrupteur ouvert ou fermé suivant son état de programmation. III. Performances : Le délai de propagation (tpd) entre la sortie et l'entrée dépend de la technologie utilisée. Actuellement les circuits PAL sont les plus rapides : PAL : 5 ns, FPLA : 5 ns, PROM : 5 à 5 ns en technologie bipolaire (TTL), PROM : 5 à 400 ns en technologie MOS. IV. Sécurité : Les circuits logiques programmables offrent une certaine confidentialité, dans la mesure où il n'est pas possible de lire leur contenu. Afin d'éviter les copies par des concurents, les circuits PAL sont pourvus d'un fusible dit de sécurité. En programmant ce fusible spécial, le concepteur interdit la vérification des circuits internes du PAL. Ainsi la duplication devient impossible. E. Les GALs (Generic Array Logic) : I. Présentation : Ce nouveau type de circuit logique est réalisé en technologie E²CMOS avec un temps d accès de 9 à 7 ns. Ils peuvent être reprogrammés après avoir été effacé électriquement. Le fabricant garanti un minimum de 00 cycles effacement-écriture avec une durée de rétention de 0 ans. Avec ses 0 broches, un type de GAL donné (Ex : GAL 6V8) est en mesure de remplacer types de PALs différentes de la 0L8 à la 6V8. La GAL 6V8 comporte un réseau programmable et 8 OLMC (Output Logic MacroCells) toutes programables, de sorte que chaque sortie peut-être programmée par l utilisateur comme il le désire (H, L, bascule D,.). Le réseau programmable se compose de 6 lignes de 64 bits de données. La zone de programmation se limite de 0 à. Le circuit comporte en ligne une signature électronique de 64 bits qui permet une identification possible du composant (Ex : N de version du circuit). Les lignes à 59 sont réservées au fabricant. La ligne 60 contient une information sur l architecture et la polarité de la sortie. En ligne 6, un dispositif de sécurité permet de protéger le circuit contre toute tentative de piratage. Logique Programmable J.F.A.

33 Logique Programmable J.F.A.

34 AMD LOGIC DIAGRAM CLK/I V CC V CC 0 SG SL07 D Q 0 9 I/O 7 I 7 SL 7 Q SG0 0 SL07 0 V CC SG SL06 D Q 0 8 I/O 6 I 5 SL 6 Q 0 SG SL06 0 V CC SG SL05 D Q 0 7 I/O5 I 4 SL5 Q 0 SG SL0 5 0 V CC SG SL04 D Q 0 6 I/O 4 I 4 5 SL4 Q 0 SG SL CLK OE 06E6 PALCE6V8Z Family 85 Logique Programmable 4 J.F.A.

35 AMD LOGIC DIAGRAM (continued) CLK OE 0 V CC SG SL0 DQ 0 5 I/O 9 SL Q I SG SL0 0 V CC SG SL0 DQ 0 4 I/O I SL Q 0 SG SL0 0 V CC SG SL0 DQ 0 I/O I SL Q 0 SG SL0 0 V CC SG SL0 0 DQ 0 I/O 0 6 SL 0 Q I SG0 SL0 0 OE/I9 GND E6 (concluded) 86 PALCE6V8Z Family Logique Programmable 5 J.F.A.