Le spectre d implémentation

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1 Architectures reconfigurables (FPGA) Daniel Etiemble Le spectre d implémentation Microprocesseur Matériel Reconfigurable ASIC ASIC Haute performance dédié à l application Non modifiable Processeur Programmable Non dédié à l application Matériel reconfigurable Bon compromis 2

2 3 Logique combinatoire : les différentes approches La logique aléatoires : les portes de base Bibliothèque de portes Bibliothèque de cellules La logique régulière multiplexeurs décodeurs La logique programmable à deux niveaux PALs PLAs ROMs La logique programmable avec mémoires SRAM FPGA 4 2

3 Logique à deux niveaux : PALs et PLAs Bloc de base préfabriqué avec beaucoup de portes ET/OU (ou NOR/NAND). Personnalisé par création ou destruction de connexions entre les portes Bloc logique programmable pour la forme somme de produits Entrées Réseau de portes ET Termes produit Réseau de portes OU Sorties 5 PALs et PLAs : le partage de termes produit Exemple: Equations F = A + B' C' F = A C' + A B F2 = B' C' + A B F3 = B' C + A Terme produit A B B C A C B C A Personnalisation Entrées A B C Sorties F F F 2 F 3 Pour les entrées = terme non complémenté = terme complémenté - = indifférent Pour les sorties = connecté à la sortie = non connecté Réutilisation de termes 6 3

4 PALs versus PLAs PAL : la topologie du réseau OU est fixée - groupe fixé de lignes ET - rapide, peu cher - l entrance est limitée Une colonne donnée du réseau OU a accès seulement à un sous ensemble des termes produit possibles 7 Les mémoires ROM (read only memory) ROM : Réseau 2D de et de. Une ligne est un mot. Entrées du décodeur : adresse Largeur d une ligne : taille du mot L adresse est l entrée ; le mot sélectionné est la sortie +5V +5V +5V +5V n 2 - Dec i j Ligne mot Ligne mot n- Adresse Lignes de bit 8 4

5 ROM et logique combinatoire Implémentation de logique combinatoire (forme canonique à deux niveaux) avec une ROM F = A' B' C + A B' C' + A B' C F = A' B' C + A' B C' + A B C F 2 = A' B' C' + A' B' C + A B' C' F 3 = A' B C + A B' C' + A B C' ABCF F F 2 F 3 Table ROM 8 mots x 4 bits/mot ABC F F F 2 F 3 adresse sorties Schéma 9 Structure ROM Comme un PLA, mais avec un réseau ET complet (décodeur) Réseau OU complètement flexible (contrairement aux PALs) N lignes d adresse entrées Décodeur 2 n lignes de mots réseau mémoire (2 n mots de m bits) sorties m lignes de données 5

6 ROMs et PLAs PLA : topologies généralisées avec plans ET et OU Compact : term ET partagé A besoin d un programme CAO : forme somme de produits optimisée Plus lent que les PAL ROM : Le plan ET est prédéterminé Implémentation sous forme canonique Le plan ET est aussi appelé décodeur d adresses Satisfaisant lorque La plupart des combinaisons d entrée sont utilisées Peu de partage de termes produit Pas d outils de CAO La taille double par entrée Pas de termes indifférents Le plus lent CPLD/EPLD Altera EPLD (Erasable Programmable Logic Devices) Bloc de base Altera = MACROCELL Réseau ET-OU avec 8 termes produit + MUX Programmable ET CLK MUX Clk Q MUX sortie Plot E/S pad Polarité programmable Contrôle inversion MUX F/B Bloc logique séquentielle Contre-réaction programmable 2 6

7 Stratégies d implémentation Les structures ET-OU sont relativement limitées Ne peuvent partager les signaux et termes produits entre macrocellules Solution Altera : matrice de réseaux (MAX) Blocs De réseaux logiques LAB A LAB H Routage global : Réseau d interconnexion programmable (comme macrocells) LAB B LAB C P I A LAB G LAB F EPM528 : 8 entrées fixes 52 plots d E/S 8 LABs 6 Macrocells/LAB 32 Extensions/LAB LAB D LAB E 3 Elément logique Les FPGA Pistes LE LE LE LE LE LE LE LE LE LE LE LE Chaque élément logique produit une sortie Interconnexion programmable entre les éléments Pistes d interconnexion regroupées en canaux Eléments logiques : mémoire SRAM. 4 7

8 Elément logique LUT (Look-up table) SRAM à 4 ou 5 bits d adresse et bit de sortie Implante toutes les tables de vérité de 4 ou 5 entrées Avantage Programmable (SRAM) Toutes les fonctions sont équivalentes Adresse Adresse Contenu XOR LUT dans un bloc logique 6 8

9 Elément logique Cyclone (Altera) 7 Elément logique Mode normal 8 9

10 Elément logique : retenues rapides 9 Les problèmes du monde physique S S Coût des connexions Modélisation des délais. Amélioration des performances par buffers/segmentation Dépend de la technologie Coût de la reconfigurabilité 2

11 De la conception au FPGA Programme C.. C = A+B A B Circuit + C Réseau. CAO pour passer de la description textuelle du circuit à l implantation physique est au point CAO pour passer du programme C au circuit pas encore au point (mais apparaissent des compilateurs C2H) Très difficile pour les concepteurs d écrire des applications haute performance 2 Compilation de circuit De la fonction aux élements logiques physiques LUT Placement physique des LUT Routage : sélectionner fils et commutateurs pour les connexions? LUT 22

12 L additionneur bit C o A B FA C i SYNTHESE LOGIQUE S S = ABC i + ABC i + ABC i + ABC i A B C i LUT S C o = ABC i + ABC i + ABC i + ABC i A B Ci LUT C o 23 RAM enfouie Xilinx Block SelectRAM 8Kb dual-port RAM arranged in columns Altera TriMatrix Dual-Port RAM M52 52 x M4K 496 x M-RAM 64K x

13 Multiplieurs enfouis 25 Flot de conception FPGA Spécification Entrées : codage RTL Description structurelle ou comportementale MEM LE I/O Simulation RTL Simulation fonctionnelle Vérifie le fonctionnement logique et le flot de données (Pas d analyse temporelle) Synthèse Traduit la conception en primitives matérielles spécifiques Optimisation pour satisfaire les contraintes en surface et performance Placement & Routage mappe les primitives à des endroits précis dans la technologie cible par rapport aux contraintes surface et performance spécifie les ressources de routage à utiliser 26 3

14 Flot de conception FPGA t clk Analyse temporelle - vérifie que les spécifications temporelles sont satisfaites - Analyse temporelle statique Simulation au niveau portes - Simulation temporelle - Vérifie que la réalisation fonctionnera sur la cible Programmation & Test - Programmation & Test du composant sur la carte. 27 Processeur + FPGA : processeur intégré Processeur dans le FPGA Processeur en dur PowerPC (Xilinx) Coeur défini par logiciel (soft core) NIOS II (Altera) MicroBlaze (Xilinx) 28 4

15 Exemple (Xilinx) Le Virtex II Pro de Xilinx contient jusqu à 4 coeurs de processeurs PowerPC [ and source: Xilinx Inc.: Virtex-II Pro Platform FPGAs: Functional Description, Sept. 22, // 29 Altera NIOS II Processeur RISC 32 bits (soft core) 3 5

16 Altera NIOS 3 Altera NIOS 32 6

17 FPGA Cyclone d Altera Caractéristiques Architecture Applications Cyclone FPGA EPC6-C7 Caractéristiques Ressources logiques Ressources mémoire Horloges Entrées-sorties 33 Caractéristiques de la famille Cyclone 34 7

18 Structure des blocs du réseau logique Cyclone 35 Elément logique Cyclone 36 8

19 Blocs mémoire enfouis 37 Distribution de l horloge globale 38 9

20 Elément d entrée-sortie 39 Configuration Méthodes JTAG ByteBlaster pod EPC2 Built-in ByteBlaster circuitry FPGA automatically configures from EPC2 - should erase EPC2 if that is not desirable Fichiers Fichier objet SRAM (*.SOF) Fichier objet programmeur (*.POF) 4 2

21 Evolution des FPGA Spécialisation Mémoire E/S Coeur IP ( Intellectual Property ) Implantation de fonctionnalités particulières Evolution vers les Systèmes sur puce (SoC) 4 Architecture SoC North tile Communication Interface North Ctrl uproc Multiplier West East ctrl FPGA Multiplier West East South Core Core Coeurs hétérogènes Connexions point à point Interface de communication South 42 2