GELE5340 Circuits ITGÉ (VLSI) Chapitre 5: Design de fonctions logiques combinatoires

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1 GELE5340 Circuits ITGÉ (VLSI) Chapitre 5: Design de fonctions logiques combinatoires

2 Contenu du chapitre On verra dans ce chapitre comment faire le design de fonctions logiques combinatoires. On étudiera leur comportement dynamique, ainsi que des stratégies pour optimiser la vitesse. On verra aussi comment dimensionner les circuits pour optimiser le délai. Et on verra aussi une méthode pour faciliter le design de la topologie des circuits. GELE5340 Gabriel Cormier, Université de Moncton 2

3 Logique combinatoire vs séquentielle In Circuit logique combinatoire Out In Circuit logique combinatoire Out États Logique combinatoire Logique séquentielle Sortie = f(in) Sortie = f(in, In précédent) En logique combinatoire, la sortie n est fonction que des entrées. En logique séquentielle, la sortie est fonction des entrées actuelles et des entrées précédentes. GELE5340 Gabriel Cormier, Université de Moncton 3

4 Types de circuits Il y a deux techniques de construction de circuits qu on peut utiliser pour créer des fonctions logiques combinatoires: Statique: À tout moment (sauf pendant le temps de transition), il existe un chemin de faible résistance entre V DD ou GND. Dynamique: La valeur de la fonction logique (le «0» ou «1») est stocké temporairement sur un condensateur. Pour chaque type de circuit, il existe plus d une façon pour implanter la fonction voulue. GELE5340 Gabriel Cormier, Université de Moncton 4

5 CMOS statique complémentaire Le premier type de circuit statique est le CMOS complémentaire. En CMOS statique complémentaire, on a deux réseaux de transistors: un réseau est composé de PMOS, et l autre réseau est composé de NMOS. Réseau PMOS: On l appelle PUN (Pull Up Network). Ce réseau permet à la sortie d atteindre la valeur de V DD, pour créer un «1» logique. Réseau NMOS: On l appelle PDN (Pull Down Network). Ce réseau permet à la sortie d atteindre la valeur de GND, pour créer un «0» logique. GELE5340 Gabriel Cormier, Université de Moncton 5

6 CMOS statique complémentaire V DD In 1 In 2 In N PUN PMOS seulement F(In 1, In 2,, In N ) Le PUN et le PDN sont des réseaux complémentaires. La fonction du PUN est de brancher la sortie à V DD lorsqu un «1» est nécessaire. In 1 In 2 In N PDN NMOS seulement La fonction du PDN est de brancher la sortie à GND lorsqu un «0» est nécessaire. GELE5340 Gabriel Cormier, Université de Moncton 6

7 Construction du PDN et PUN On verra que le PDN est construit uniquement de NMOS, et que le PUN est construit uniquement de PMOS. En effet, un PMOS fait une bonne connexion à V DD et une mauvaise connexion à GND. Pour un NMOS, c est le contraire: il fait une bonne connexion à GND et une mauvaise connexion à V DD. GELE5340 Gabriel Cormier, Université de Moncton 7

8 NMOS: logique V DD V in = 1 D V out : V DD 0 S M p V out : 0 V DD V Tn C L V in = 1 D S M p C L 1. Si on fait une transition de 0 1 à la sortie, le condensateur (initialement à 0V) se charge jusqu à V DD V Tn. 2. Si on fait une transition de 1 0 à la sortie, le condensateur (initialement à V DD ) se décharge jusqu à 0V. Le NMOS fait un bon «0» mais un mauvais «1». GELE5340 Gabriel Cormier, Université de Moncton 8

9 PMOS: logique V DD V in = 0 S V out : V DD V Tp D M p V out : 0 V DD C L V in = 0 S D M p C L 1. Si on fait une transition de 0 1 à la sortie, le condensateur (initialement à 0V) se charge jusqu à V DD. 2. Si on fait une transition de 1 0 à la sortie, le condensateur (initialement à V DD ) se décharge jusqu à V Tp. Le PMOS fait un bon «1» mais un mauvais «0». GELE5340 Gabriel Cormier, Université de Moncton 9

10 Combinaisons série / parallèle: NMOS Combinaison série X Y Y = X seulement si les deux NMOS sont ON. Il s agit de la fonction ND. Y X si Combinaison parallèle X Y Y = X si un des deux NMOS est ON. Il s agit de la fonction OR. Y X si GELE5340 Gabriel Cormier, Université de Moncton 10

11 Combinaisons série / parallèle: PMOS Combinaison série X Y Y = X seulement si les deux PMOS sont ON. Il s agit de la fonction NOR. Y X si Combinaison parallèle X Y Y = X si un des deux PMOS est ON. Il s agit de la fonction NND. Y X si GELE5340 Gabriel Cormier, Université de Moncton 11

12 CMOS: logique complémentaire En logique complémentaire, le PUN est le complémentaire du PDN. On peut démontrer à l aide du théorème de DeMorgan: Ce qu on veut dire, c est qu une combinaison parallèle des transistors dans le réseau PUN correspond à une combinaison série des transistors dans le PDN, et vice-versa. GELE5340 Gabriel Cormier, Université de Moncton 12

13 Exemple de porte : NND OUT Table de vérité d une porte NND à 2 entrées La fonction logique dans ce cas est: OUT Le circuit est donc: V DD Si ou est 0, un PMOS est ON, et la sortie est V DD. OUT Le seul cas où la sortie est 0 est quand et sont 1. Si et sont 1, les NMOS sont ON, et la sortie est 0. GELE5340 Gabriel Cormier, Université de Moncton 13

14 Exemple de porte : NOR OUT Table de vérité d une porte NOR à 2 entrées La fonction logique dans ce cas est: OUT Le circuit est donc: V DD Si et sont 0, les PMOS sont ON, et la sortie est V DD. Le seul cas où la sortie est 1 est quand et sont 0. OUT Si ou sont 1, un NMOS est ON, et la sortie est 0. GELE5340 Gabriel Cormier, Université de Moncton 14

15 Exemple de porte complexe V DD C D F D ( C) D C Étant donné la fonction, comment construire les réseaux PUN et PDN? GELE5340 Gabriel Cormier, Université de Moncton 15

16 Design d une porte complexe: PDN F D ( C) Remarque: la fonction est inversante (le tout est NOT) D C Puisque multiplie (+C), on le met en série avec ces deux FETs. Puisque D est additionné à ( (+C)), on le met en parallèle. Puisqu on a +C dans la fonction, on les mets en parallèle. GELE5340 Gabriel Cormier, Université de Moncton 16

17 Design d une porte complexe: PUN F D ( C) V DD D C C D PDN PUN GELE5340 Gabriel Cormier, Université de Moncton 17

18 Design d une porte complexe Pour construire une fonction quelconque, on suit les procédures suivantes: S assurer que la fonction est inversante (le tout est NOT) Construire le PDN Si on a un «+», les transistors sont en parallèle Si on a un, les transistors sont en série Construire le PUN Si des transistors sont en série dans le PDN, ils sont en parallèle dans le PUN. Si des transistors sont en parallèle dans le PDN, ils sont en série dans le PUN. GELE5340 Gabriel Cormier, Université de Moncton 18

19 Propriétés des portes statiques CMOS Marges de bruit élevées: V OL et V OH sont GND et V DD, respectivement. ucune consommation statique de puissance. Il n y a jamais de chemin direct entre V DD et GND. Temps de montée et de descente sont comparables vec un dimensionnement approprié. Les niveaux logiques ne dépendent pas du rapport de dimensions des transistors «ratioless logic». Le délai de propagation est fonction de la capacitance de la charge et la résistance des transistors. ucun courant à l entrée. GELE5340 Gabriel Cormier, Université de Moncton 19

20 Calcul du délai Pour faire le calcul du délai des porte logiques, on utilise le modèle d interrupteur du MOSFET. Les PMOS et NMOS sont remplacés par des interrupteurs ayant une résistance infinie lorsqu ils sont OFF et une résistance finie lorsqu ils sont ON. Un point important: Le délai dépend de la combinaison des entrées. GELE5340 Gabriel Cormier, Université de Moncton 20

21 Modèle pour le délai V DD V DD V DD C L C int C L C int C L Inverseur NND2 NOR2 GELE5340 Gabriel Cormier, Université de Moncton 21

22 Effet de l entrée sur le délai V DD Le délai dépend de la combinaison d entrées. R p R p Transition de bas à haut: R n C L = 0 ou = 0: = 0 et = 0: t pr 0. 69RpCL Rp t pr 0.69 C 2 L R n C int Transition de haut à bas: = 1 et = 1: t pf 0.69R 2C C n L Le nœud interne a un impact int NND2 On a donc 3 délais différents pour le NND2. GELE5340 Gabriel Cormier, Université de Moncton 22

23 Tension Délai d une porte NND ==10 Entrée Délai (ps) 2 == =1 0, =1 =1, = =1, =10 = 01, =1 61 == Temps (ps) =1, =10 80 = 10, =1 81 NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25 m C L = 100 ff GELE5340 Gabriel Cormier, Université de Moncton 23

24 Délai d une porte NND V DD Transition la plus rapide: = = 1 0? R p R n R p C L Ce cas implique que C L et C int sont branchés à GND en premier, et qu ensuite on a deux PMOS en parallèle qui vont charger C L. Transition la plus lente: = 1 0, = 1? R n C int Ce cas implique que C L et C int sont branchés à GND en premier, et qu ensuite on a un PMOS qui doit charger C L et C int. NND2 GELE5340 Gabriel Cormier, Université de Moncton 24

25 Dimensionnement des portes: NND V DD Pour dimensionner les FET, on doit considérer de quelle façon ils sont branchés C L On compare à un inverseur auquel les PMOS sont de dimension 2 et les NMOS sont de dimension 1. On veut donc s assurer que la combinaison des NMOS donne toujours 1, et que la combinaison des PMOS donne toujours 2, en termes de résistances. 2 C int Ex: NND2 Les NMOS sont en série. Pour obtenir la même résistance qu un seul NMOS, il faut les faire deux fois plus gros (et donc la moitié de la résistance). NND2 Les PMOS sont en parallèle. Dans le pire cas, un sera ON et l autre OFF. Donc ils peuvent avoir la même dimension que le PMOS de l inverseur. GELE5340 Gabriel Cormier, Université de Moncton 25

26 Dimensionnement des portes: NOR V DD 4 Le travail est le même: on compare avec un inverseur où le PMOS est de dimension 2 et le NMOS de dimension 1. 4 C int C L NOR2: Les NMOS sont en parallèle. Donc, dans le pire cas, il y aura 1 NMOS ON. On peut donc faire les deux NMOS de dimension minimale, soit 1. 1 NOR2 1 Il y a deux PMOS en série dans le pire cas; il faut donc faire les deux PMOS 2 fois plus gros (pour réduire la résistance de moitié). Ils seront donc de dimension 4. GELE5340 Gabriel Cormier, Université de Moncton 26

27 Dimensionnement: porte complexe V DD C 8 6 D 4 6 F D ( C) 2 D 1 2 C 2 GELE5340 Gabriel Cormier, Université de Moncton 27

28 Entrance: effet sur le délai V DD C D C L NND4 C C 3 C 2 Délai (si les NMOS sont égaux): phl t 4C 0.69Reqn C1 2C2 3C3 L D C 1 Le délai se détériore rapidement en fonction de l entrance. GELE5340 Gabriel Cormier, Université de Moncton 28

29 t p (ps) Entrance: effet sur le délai 1250 quadratique t phl t p On devrait éviter des portes avec une entrance plus grande que entrance t plh linéaire GELE5340 Gabriel Cormier, Université de Moncton 29

30 Techniques de design On cherche maintenant à améliorer le design des circuits. Certaines techniques sont reliées à la structure physique du circuit: Dimensionnement D autres sont reliées à la logique du circuit: Organisation des entrées Structures logiques alternatives Utilisation de portes de transfert GELE5340 Gabriel Cormier, Université de Moncton 30

31 Technique de design #1 Dimensionnement progressif In N M N C L Le NMOS le plus près de la sortie a seulement besoin de décharger C L. On peut le faire de dimension minimum (ou le plus petit). In 3 M 3 C 3 On fait les autres transistors de plus en plus gros (parce qu ils doivent décharger de plus en plus de capacitances). In 2 M 2 C 2 M 1 > M 2 > M 3 > > M N In 1 M 1 C 1 On peut réduire le délai jusqu à 20% en utilisant cette technique. Cependant, les bénéfices diminuent au fur et à mesure que la technologie diminue. GELE5340 Gabriel Cormier, Université de Moncton 31

32 Technique de design #2 Organisation des transistors: concept du chemin critique In 3 C L chargé In 1 C L chargé In 2 1 C 2 chargé 0 1 In 2 C 2 déchargé 1 1 In 1 C 1 chargé In 3 C 1 déchargé Le délai est fonction du temps nécessaire pour décharger C L, C 1 et C 2. Le délai est fonction du temps nécessaire pour décharger C L. Le chemin critique doit être le plus près de la sortie. GELE5340 Gabriel Cormier, Université de Moncton 32

33 Technique de design #3 V DD D M 8 C M 5 M 7 M 6 Organisation des FET: L ordre dans lequel on met les FET influence la vitesse de sortie. La capacitance C L est composée des capacitances de drain de M 5, M 1 et M 2. M 2 C L C est C L qui a le plus d impact sur le délai, et donc on doit la minimiser autant que possible. D M 1 M 3 C M 4 GELE5340 Gabriel Cormier, Université de Moncton 33

34 Technique de design #3 V DD D M 5 M 7 Dans ce cas-ci, la capacitance C L est composée des capacitances de drain de M 1, M 3, M 4, M 6, et M 8. M 8 C M 6 La fonction logique réalisée est la même, mais ce circuit est plus lent que le précédent. M 3 C M 4 C L D M 1 M 2 On doit avoir le minimum possible de transistors branchés à la sortie. GELE5340 Gabriel Cormier, Université de Moncton 34

35 Technique de design #4 Structures logiques alternatives u lieu d une porte à 6 entrées, on utilise deux portes avec une entrance de 3. L inverseur devient un NND. Le tout est plus rapide, à cause de la dépendance quadratique du délai sur l entrance. GELE5340 Gabriel Cormier, Université de Moncton 35

36 Technique de design #5 Isoler l entrance de la sortance en utilisant des portes de transfert. C L C L On a vu ceci au chapitre précédent. GELE5340 Gabriel Cormier, Université de Moncton 36

37 Dimensionnement des portes

38 Dimensionnement des portes Si on a plusieurs portes branchées ensemble à une charge, comment faire pour minimiser le délai? Quelle dimension doit-on donner aux portes pour obtenir un délai minimum? On a déjà résolu ce problème pour des inverseurs. On va donc généraliser la méthode utilisée auparavant à des portes complexes. GELE5340 Gabriel Cormier, Université de Moncton 38

39 Rappel: dimensionnement de l inverseur In N Out C L On avait trouvé que: Si le nombre d étages est fixe (connu): f N F où F Si le nombre d étages est variable: ln F N ln f opt C L C in,1 GELE5340 Gabriel Cormier, Université de Moncton 39

40 Dimensionnement des portes On va réécrire l équation de délai sous une forme plus générale; de: On écrit: C ext t p t p0 1 t p0 1 Cg f t t p gf p p0 où t p0 = délai intrinsèque de l inverseur f = sortance effective ou effort électrique p = délai intrinsèque de la porte (sans charge) g = effort logique GELE5340 Gabriel Cormier, Université de Moncton 40

41 Dimensionnement des portes On a ajouté deux nouveaux termes à l équation du délai: p: rapport du délai de la porte au délai de l inverseur. C est une mesure de combien plus complexe est la porte par rapport à l inverseur. g: représente le fait qu une porte complexe doit travailler plus fort pour produire la même réponse. C est aussi une mesure de combien de capacitance la porte présente à l entrée pour produire le même courant de sortie qu un inverseur. GELE5340 Gabriel Cormier, Université de Moncton 41

42 Délai intrinsèque p Type de porte p Inverseur 1 NND à n entrées n NOR à n entrées n Multiplexeur à n directions 2n XOR, XNOR n2 n -1 GELE5340 Gabriel Cormier, Université de Moncton 42

43 Effort logique L effort logique est le rapport de la capacitance d entrée d une porte sur la capacitance d entrée d un inverseur ayant le même courant de sortie. V DD V DD V DD OUT 2 OUT 4 OUT g = 1 g = 4/3 g = 5/3 Inverseur NND2 NOR2 GELE5340 Gabriel Cormier, Université de Moncton 43

44 Effort logique g Nombre d entrées Type de porte n Inverseur 1 NND 4/3 5/3 (n+2)/3 NOR 5/3 7/3 (2n+1)/3 Multiplexeur XOR 4 12 Effort logique, si le rapport PMOS / NMOS est 2, pour du CMOS complémentaire. GELE5340 Gabriel Cormier, Université de Moncton 44

45 Effort logique Portes non standard: On peut avoir un effort logique différent pour chaque entrée. Effort logique différent pour une transition L H ou H L. GELE5340 Gabriel Cormier, Université de Moncton 45

46 Délai en fonction de la sortance Effort de la porte Délai intrinsèque Le modèle du délai d une porte est une fonction linéaire. La pente de la courbe représente l effort logique, et l abscisse à l origine représente le délai intrinsèque. Le produit fg est appelé l effort de porte, h. h fg f GELE5340 Gabriel Cormier, Université de Moncton 46

47 GELE5340 Gabriel Cormier, Université de Moncton 47 Délai d un circuit complexe Le délai total d un circuit logique complexe (composé de différentes portes: ND, NOT, OR, etc ) peut donc être écrit comme suit: N j N j j j j p j p p f g p t t t 1 1 0, On fait l analyse de la même manière que pour l inverseur: on trouve N 1 dérivées partielles, et on les met à 0. On obtient comme résultat: f N g N g f g f h N h h 2 1 Chaque étage doit fournir le même effort de porte. ou

48 Effort de branchement Il reste un autre paramètre à calculer: l effort de branchement (b). L effort de branchement est une mesure du nombre de sorties auxquelles une porte est branchée. Ces sorties vont réduire le courant disponible pour charger ou décharger la capacitance voulue. GELE5340 Gabriel Cormier, Université de Moncton 48

49 Effort de branchement Effort de branchement: b C sur parcours C C sur parcours hors parcours C L GELE5340 Gabriel Cormier, Université de Moncton 49

50 GELE5340 Gabriel Cormier, Université de Moncton 50 Méthode de l effort logique Il reste 3 termes à définir ayant rapport au parcours total: N i g n g i g g G Effort logique du parcours N i b n b i b b Effort de branchement du parcours N i i N i i i in L f b f C C F 1 1,1 Effort électrique du parcours

51 Méthode de l effort logique On peut maintenant calculer l effort total du parcours: H FG De façon semblable à l inverseur, l effort de porte qui minimise le délai est: h N H Et le délai minimum dans le parcours est: D t p0 N j1 p j N N H GELE5340 Gabriel Cormier, Université de Moncton 51

52 GELE5340 Gabriel Cormier, Université de Moncton 52 Méthode de l effort logique Pour calculer la dimension s de chaque porte, on utilise l équation suivante: i j j j i i b f g s g s Typiquement, s 1 = 1: le premier élément d une suite de portes est de dimension minimale.

53 Méthode de l effort logique La procédure générale est la suivante: 1. Calculer l effort logique G du parcours. 2. Calculer les efforts de branchement (b), et l effort de branchement du parcours (). 3. Calculer la sortance effective du parcours (F). 4. Déterminer l effort de chaque étage (h). 5. Calculer la sortance (f) de chaque étage. 6. Calculer la dimension (s) de chaque étage. GELE5340 Gabriel Cormier, Université de Moncton 53

54 Exemple 1 a b c C L = 5 Dimensionner les portes pour minimiser le délai. Selon les tableaux: g 1 = 1; g 2 = 5/3; g 3 = 5/3; g 4 = G F = 5/1 = ranchement: il n y a pas de branchement, donc b 1 = b 2 = b 3 = b 4 = 1 = 1 GELE5340 Gabriel Cormier, Université de Moncton 54

55 Exemple 1 a b c C L = 5 Dimensionner les portes pour minimiser le délai. H = GF = (5)(25/9) = 125/9 = h H 1.93 h h h h f f f f g g g g GELE5340 Gabriel Cormier, Université de Moncton 55

56 Exemple 1 a b c C L = 5 Dimensionner les portes pour minimiser le délai. On calcule les dimensions: f1g1 f1 f2g1 f1 f2 f3g1 a 1.16 b c g g g GELE5340 Gabriel Cormier, Université de Moncton 56

57 Logique proportionnée

58 Logique proportionnée utre méthode pour réaliser des fonctions logiques. ut: réduire le nombre de transistors utilisés par rapport au CMOS complémentaire. Implique une réduction dans la performance du circuit. Les trois techniques de logique proportionnée remplacent le circuit PUN par une charge. GELE5340 Gabriel Cormier, Université de Moncton 58

59 Logique proportionnée V DD V DD V DD Charge résistive Charge NMOS V T < 0 Charge PMOS F F F In 1 In 2 PDN In 1 In 2 PDN In 1 In 2 PDN In N In N In N a) Charge résistive b) Charge NMOS c) Pseudo-NMOS GELE5340 Gabriel Cormier, Université de Moncton 59

60 Logique proportionnée Charge résistive V DD Caractéristiques: Charge résistive R L F N transistors nécessaires (pour N entrées) V OH = V DD V OL R R PDN PDN R L V DD In 1 In 2 PDN Réponse non-symétrique Consommation statique de puissance In N t plh = 0.69R L C L GELE5340 Gabriel Cormier, Université de Moncton 60

61 Logique proportionnée Charges actives V DD V DD Charge NMOS V T < 0 Charge PMOS F F In 1 In 2 PDN In 1 In 2 PDN In N In N Charge NMOS Pseudo-NMOS GELE5340 Gabriel Cormier, Université de Moncton 61

62 Pseudo-NMOS Il faut N+1 transistors pour réaliser une fonction à N entrées, plutôt que 2N transistors. La sortie haute V OH = V DD, puisque les NMOS sont OFF quand la sortie devient haute. Cependant, la sortie basse V OL n est pas 0V. De plus, il y a consommation statique de puissance quand la sortie est basse. La valeur de sortie dépend du rapport de dimension entre les NMOS et le PMOS: on appelle ça la logique proportionnée. GELE5340 Gabriel Cormier, Université de Moncton 62

63 Pseudo-NMOS V DD V OH = V DD C D C L Pour calculer V OL, il faut que le courant dans le PMOS soit le même que dans les NMOS. Le PMOS devrait être plus petit que les NMOS. La puissance statique dissipée est P = V DD I low où I low est le courant dans le PMOS quand la sortie est basse («0» logique). GELE5340 Gabriel Cormier, Université de Moncton 63

64 V out (V) Inverseur pseudo-nmos Effet de la taille du PMOS sur la courbe VTC de l inverseur pseudo-nmos W/L p = W/L p = W/L p = 0.5 W/L p = 0.25 W/L p = V in (V) GELE5340 Gabriel Cormier, Université de Moncton 64

65 DCVSL Une technique utilisée pour améliorer la performance du pseudo-nmos est la technique du DCVSL (differential cascode voltage swing logic), la logique de commutation cascode différentielle. On utilise deux réseaux PDN, le deuxième réseau étant le complément du premier (un seul réseau permet un chemin à GND). On implémente alors la fonction logique voulue et son complément. Ceci permet d obtenir une variation à la sortie de GND à V DD. GELE5340 Gabriel Cormier, Université de Moncton 65

66 DCVSL V DD V DD Exemple: État initial: F = 1, F = 0. In 1 In 1 In N In N F M 1 M 2 PDN 1 PDN 2 F Supposons que la combinaison d entrées fait en sorte que PDN 1 conduit (donc PDN 2 ne conduit pas). PDN 1 va commencer à faire descendre la tension F. Ceci allume M 2, qui commence à faire monter la tension F. Lorsque F a monté haut assez, M 1 devient OFF, et PDN 1 peut décharger la charge jusqu à GND. GELE5340 Gabriel Cormier, Université de Moncton 66

67 Tension [V] DCVSL V DD V DD M 1 M F F ,, Time [ns] GELE5340 Gabriel Cormier, Université de Moncton 67

68 Logique passante

69 Logique passante En logique passante, on utilise le transistor pour passer le signal d une entrée à une sortie. L entrée n est pas nécessairement à la grille du NMOS, mais peut être à la source ou au drain. On utilise un NMOS parce qu il est plus rapide qu un PMOS. GELE5340 Gabriel Cormier, Université de Moncton 69

70 Logique passante Pour trouver la fonction logique de ce circuit, on procède cas-par-cas: F Si = 0, le NMOS supérieur est OFF, et celui d en bas est ON: la sortie F = 0. Si = 1, le NMOS supérieur est ON et celui du bas est OFF: la sortie F =. Porte ND À l aide d une table de vérité, on peut confirmer qu il s agit de la fonction ND. F GELE5340 Gabriel Cormier, Université de Moncton 70

71 Logique passante: NMOS Cependant, il y a un problème avec ce type de circuit. Le nœud de sortie peut seulement se charger jusqu à une valeur de V DD V T : le NMOS devient OFF quand V GS < V T. Il faudra donc faire attention pour ne pas brancher trop de transistors passants en série. GELE5340 Gabriel Cormier, Université de Moncton 71

72 Tension [V] Logique passante: NMOS IN 3.0 In V DD x OUT 2.0 Out x Le nœud x peut seulement se charger jusqu à une valeur de V DD V T. De plus, l effet du substrat, qu on ne peut ignorer ici, fait augmenter la tension seuil (et donc V out est plus faible) Temps [ns] GELE5340 Gabriel Cormier, Université de Moncton 72

73 Porte de transmission Une solution au problème du chargement du nœud de sortie du transistor passant est la porte de transmission. On met un PMOS en parallèle avec le NMOS. Ce PMOS s occupera de faire monter le nœud jusqu à V DD après que le NMOS sera OFF. GELE5340 Gabriel Cormier, Université de Moncton 73

74 Porte de transmission F F a) Circuit b) Symbole La porte de transmission fonctionne comme le transistor passant, sauf qu il y a un PMOS pour faire monter la tension jusqu à V DD. GELE5340 Gabriel Cormier, Université de Moncton 74

75 Résistance, kw Résistance d une porte de transmission 30 R n 20 R p R n 10 F R n R p R p V out, V Remarque: la résistance d une porte de transmission est pratiquement constante. GELE5340 Gabriel Cormier, Université de Moncton 75

76 Porte de transmission: exemple S V DD S F S S S Multiplexeur 2x1 GELE5340 Gabriel Cormier, Université de Moncton 76

77 Porte de transmission: exemple F Cette implémentation ne nécessite que 6 transistors (incluant l inverseur pour inverser ); une implémentation en CMOS complémentaire nécessiterait 12 transistor. XOR GELE5340 Gabriel Cormier, Université de Moncton 77

78 Porte de transmission: exemple Out Cette implémentation nécessite 5 transistors (incluant l inverseur pour inverser ); une implémentation en CMOS complémentaire nécessiterait 6 transistor. OR GELE5340 Gabriel Cormier, Université de Moncton 78

79 Logique dynamique

80 Logique dynamique Dans des circuits statiques, à chaque point dans le temps (sauf pendant la commutation) la sortie est branchée à GND ou V DD par un chemin de résistance faible. Les circuits dynamiques fonctionnement en stockant temporairement la valeur des signaux sur la capacitance de noeuds à haute impédance. GELE5340 Gabriel Cormier, Université de Moncton 80

81 Logique dynamique Les circuits dynamiques utilisent le même réseau PDN que le CMOS complémentaire, mais aucun réseau PUN. Dans les circuits dynamiques, on ajoute une horloge pour faire le contrôle du circuit. Il faudra donc utiliser deux transistors supplémentaires, un PMOS et un NMOS. Le fonctionnement du circuit se fait en deux phases: Précharge Évaluation GELE5340 Gabriel Cormier, Université de Moncton 81

82 Porte dynamique V DD In 1 In 2 In N Clk Clk M p PDN M e Out C L On opère en deux phases: Précharge: Clk = 0. Pendant la précharge, le condensateur de sortie est chargé à V DD. Évaluation: Clk = 1. Pendant l évaluation, si la combinaison d entrées fait en sorte que la sortie doit être 0, le PDN va décharger le condensateur. Sinon, C L garde sa valeur de V DD. Note: on utilise souvent le symbole pour l horloge. GELE5340 Gabriel Cormier, Université de Moncton 82

83 Porte dynamique: exemple V DD Clk M p on off Out 1 Précharge: Clk = 0 Out C C Évaluation: Clk = 1 Clk M e off on GELE5340 Gabriel Cormier, Université de Moncton 83

84 Conditions à la sortie Lorsque la sortie d une porte dynamique est déchargée, elle ne peut pas être chargée à nouveau avant la prochaine opération. Les entrées à la porte ne peuvent faire qu au plus une transition pendant l évaluation. La sortie peut être dans l état de haute impédance pendant et après l évaluation (PDN off); l état est stocké sur C L. GELE5340 Gabriel Cormier, Université de Moncton 84

85 Propriétés des portes dynamiques Fonction logique implantée par le PDN seulement: Il y a N + 2 transistors (vs 2N en CMOS statique complémentaire) Sortie à variation max (V OL = GND et V OH = V DD ) Logique non proportionnée la dimension des transistors n affecte pas les niveaux logiques. Commutation plus rapide Capacitance de charge réduite à cause d une capacitance d entrée plus faible (C in ) Capacitance de charge réduite à cause d une capacitance de sortie plus faible (C out ) Pas de I sc, donc la totalité du courant du PDN décharge C L. GELE5340 Gabriel Cormier, Université de Moncton 85

86 Propriétés des portes dynamiques Dissipation totale de puissance habituellement plus élevée que le CMOS statique Pas de chemin direct entre V DD et GND (P sc ) Pas d erreurs Probabilité de transition plus élevée Charge supplémentaire sur CLK PDN fonctionne aussitôt que les entrées dépassent V Tn, donc V M, V IH et V IL = V Tn Marge de bruit faible (NM L ) Nécessite une horloge pour précharge / évaluation GELE5340 Gabriel Cormier, Université de Moncton 86

87 Désavantage #1: fuite de charge Un premier problème rencontré avec l utilisation de circuits dynamiques est la fuite de charge. Des diodes parasites dans le circuit et les courants sous-seuil produisent un très faible courant qui, à la longue, va décharger le condensateur C L. Il y a donc une fréquence minimale à laquelle le circuit peut opérer. GELE5340 Gabriel Cormier, Université de Moncton 87

88 Désavantage #1: fuite de charge V DD Clk M p V Out CLK Clk M e C L V Out Précharge Évaluation Sources de fuites. Le courant sous-seuil est dominant. GELE5340 Gabriel Cormier, Université de Moncton 88

89 Désavantage #1: fuite de charge SOLUTION: Clk M p V DD Rétablisseur de niveau. C L Out Clk M e Le rétablisseur de niveau permet de maintenir le niveau logique «1» sur C L quand la sortie est 1. GELE5340 Gabriel Cormier, Université de Moncton 89

90 Désavantage #2: partage de charges Le partage de charges est un effet qui se produit plus rapidement que la fuite de charge: La charge stockée sur C L se répartit entre les différentes capacitances parasites des NMOS, ce qui réduit la tension aux bornes de C L. Une fois la charge répartie, la sortie est quand même susceptible à la fuite de charge, qui va réduire la tension à la sortie encore plus. GELE5340 Gabriel Cormier, Université de Moncton 90

91 Désavantage #2: partage de charges V DD Clk M p La charge originalement stockée sur C L est répartie sur C L et C a, ce qui réduit la tension à la sortie. C L Il faut qu il y ait conservation de charge: Q t C V L DD C V L f C a V f = 0 C a Il n y a plus de redistribution de charge lorsque la tension est équilibrée. Clk M e C b V f C L CL C a V DD GELE5340 Gabriel Cormier, Université de Moncton 91

92 Désavantage #2: partage de charges Clk V DD M p Cependant, si la tension V a (sur la capacitance C a ) devient trop élevée, le FET M a devient OFF. = 0 Clk M a M e C a C b C L Dans ce cas-ci, l effet du substrat ne peut être ignoré, ce qui augmente la tension seuil. La condition limite (juste quand M a devient OFF) est: C C a L V DD Vtn V tn GELE5340 Gabriel Cormier, Université de Moncton 92

93 Désavantage #2: partage de charges V DD Cas 1: C C a L V DD Vtn V tn M = OFF Clk M p V f C L C a V C DD L C V a tn = 0 Clk a M e C a C b C L Cas 2: V C C f a L C V L DD CL C Vtn V a V tn DD GELE5340 Gabriel Cormier, Université de Moncton 93

94 Désavantage #2: partage de charges Solution: Précharger les nœuds internes à V DD en utilisant un transistor alimenté par l horloge. Ceci rajoute beaucoup de connexions pour des fonctions complexes. La fonction logique est aussi plus lente pour générer un 0: il faut décharger plusieurs capacitances. GELE5340 Gabriel Cormier, Université de Moncton 94

95 Désavantages Il existe plusieurs autres désavantages des circuits dynamiques, dont le plus important est le couplage capacitif. Le couplage capacitif permet à certains nœud de monter plus haut que la tension d alimentation. Si la tension augmente trop, les diodes parasites qui sont normalement polarisées inverses peuvent commencer à conduire, et détruire le signal stocké. GELE5340 Gabriel Cormier, Université de Moncton 95

96 Portes dynamiques en cascade utre que les effets de dégradation du signal, il y a un autre désavantage majeur aux circuits dynamiques: la difficulté de les mettre en cascade. On verra qu il faut s assurer que les entrées soient tous 0 pendant la phase de précharge, et que seules les transitions 0 1 sont permises pendant la phase d évaluation. GELE5340 Gabriel Cormier, Université de Moncton 96

97 Portes dynamiques en cascade V DD V DD V Clk M p Clk M p Clk In Out 1 Out 2 In Out1 V Tn Clk M e Clk M e Out 2 V Seules des transitions 0 1 sont permises aux entrées. t GELE5340 Gabriel Cormier, Université de Moncton 97

98 Logique domino Pour s assurer que les entrées à chaque PDN sont «0» pendant la phase de précharge, on ajoute un inverseur statique à la sortie de chaque porte dynamique. On appelle ce nouveau type de circuit domino, puisque que l entrée se propage vers la sortie en faisant décharger les sorties intermédiaires. GELE5340 Gabriel Cormier, Université de Moncton 98

99 Logique domino V DD V DD Inverseur statique Clk M p Clk M p Out 2 Out 1 In 1 In 2 PDN In 4 PDN In 3 Clk M e In 5 Clk M e vec l inverseur statique, on peut précharger chaque sortie à V DD, et s assurer que chaque entrée est 0. GELE5340 Gabriel Cormier, Université de Moncton 99

100 Logique domino La phase évaluation doit avoir une période qui est assez longue pour permettre à tous les étages de se décharger. Ceci affecte la fréquence maximale d opération. Les mêmes contraintes de fuite de charge et partage de charges s appliquent à ce type de circuit. GELE5340 Gabriel Cormier, Université de Moncton 100

101 Topologie des circuits

102 Topologie des circuits On explore ici différentes méthodes pour faire le design de la topologie des circuits. L expérience est le meilleur atout pour faire la topologie de fonctions complexes, mais une technique aide dans le design: Méthode du parcours d Euler On verra aussi les techniques de cellules standards, qui permet de simplifier la construction de circuits complexes. GELE5340 Gabriel Cormier, Université de Moncton 102

103 Schémas squelettisés Les schémas squelettisés sont des diagrammes sans dimension de la topologie des circuits. Ils permettent de rapidement faire un croquis de la topologie du circuit, sans tenir compte des petits détails de fabrication. Ils permettent aussi d identifier les transistors, les entrées et les sorties, et l alimentation. GELE5340 Gabriel Cormier, Université de Moncton 103

104 Schémas squelettisés: exemples V DD V DD Out Out GND In Inverseur GND NND2 On essaie d utiliser les même couleurs que dans l éditeur de topologie. GELE5340 Gabriel Cormier, Université de Moncton 104

105 Graphe logique Le graphe logique est une représentation des parcours utilisés par les signaux. Chaque nœud du graphe représente un nœud dans le circuit où deux (ou plus) transistors sont branchés ensemble, ou le lieu où il y a une connexion à V DD ou GND. La courbe qui relie deux nœud représente un transistor. On construit un graphe pour le PDN et un graphe pour le PUN. GELE5340 Gabriel Cormier, Université de Moncton 105

106 Graphe logique V DD X j X C C X i C V DD C i j GND GELE5340 Gabriel Cormier, Université de Moncton 106

107 Parcours d Euler Une fois le graphe logique construit, il faut définir un parcours qui permet de passer sur chaque courbe une seule fois et visiter chaque noeud. Le parcours utilisé devient le parcours d Euler, et permet de minimiser les connexions dans la création de la topologie du circuit. Si on peut trouver un tel parcours, on aura besoin d utiliser qu une seule bande de diffusion pour les NMOS et les PMOS. GELE5340 Gabriel Cormier, Université de Moncton 107

108 Parcours d Euler X X C C X i V DD X i V DD j j GND GND Parcours d Euler: C GELE5340 Gabriel Cormier, Université de Moncton 108

109 Topologie du circuit À l aide du parcours d Euler, on peut construire le diagramme de bâtons correspondant au circuit. On commence en plaçant deux bande horizontales de métal 1, une pour V DD et une pour GND. On ajoute ensuite (horizontalement) une bande de diffusion pour le PDN et une bande pour le PUN. On place par après une bande verticale de polysilicone pour chaque entrée. On finit le diagramme en faisant les connexions selon le parcours d Euler. GELE5340 Gabriel Cormier, Université de Moncton 109

110 Topologie du circuit X C V DD X i V DD X j GND C GND GELE5340 Gabriel Cormier, Université de Moncton 110

111 Cellules standard Dans la construction de cellules standard, les signaux (entrées / sorties) sont routées de façon perpendiculaire à l alimentation et la mise à terre. Généralement, le polysilicone est placé verticalement, et l alimentation et GND sont placés horizontalement. La hauteur des cellules est constante. C est un point important; ça permet de facilement brancher plusieurs cellules ensemble pour réaliser des fonctions complexes. GELE5340 Gabriel Cormier, Université de Moncton 111

112 Cellules standard: exemple V DD V DD In Out Inverseur Out NND2 GND GND GELE5340 Gabriel Cormier, Université de Moncton 112

113 Cellules standard: exemple V DD V DD Il est facile de brancher les deux cellules ensemble. Les deux alimentations sont automatiquement connectés. Les deux mises à terre sont automatiquement connectés. In Out Out Il suffit tout simplement d ajouter un lien en métal 1 pour brancher les deux cellules. GND GND GELE5340 Gabriel Cormier, Université de Moncton 113

114 Conclusion On a vu comment construire des fonctions logiques de plusieurs façons: CMOS statique complémentaire Pseudo-NMOS Logique passante Portes de transmission CMOS dynamique CMOS domino On a aussi vu comment dimensionner des circuits (méthode de l effort logique), et comment faciliter la construction de la topologie. GELE5340 Gabriel Cormier, Université de Moncton 114