GELE5340 Circuits ITGÉ (VLSI) Chapitre 2: Fabrication des circuits intégrés

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1 GELE5340 Circuits ITGÉ (VLSI) Chapitre 2: Fabrication des circuits intégrés

2 Contenu du chapitre Introduction à la fabrication des circuits intégrés On verra en gros comment les circuits intégrés sont fabriqués. C est un autre domaine d étude en soi-même. Ce qui nous intéresse, ce sont les étapes de fabrication qui vont affecter le comportement de nos circuits. Règles de tracé Ce sont des règles pour simplifier le design de circuits intégrés au niveau physique. Elles donnent des limites à la topologie des circuits. GELE5340 Gabriel Cormier, Université de Moncton 2

3 Introduction Les détails de fabrication ne sont typiquement pas importantes pour l ingénieur en charge de conception de circuits intégrés. Par contre, une connaissance des méthodes de fabrication aide à comprendre les limitations physiques des circuits intégrés. GELE5340 Gabriel Cormier, Université de Moncton 3

4 Exemple de topologie M2 M4 V DD V DD M2 M4 V in V out V in V out M1 M3 M1 M3 Circuit Topologie: Vue de dessus GELE5340 Gabriel Cormier, Université de Moncton 4

5 Procédé de fabrication CMOS NMOS PMOS Exemple: vue de coupe, transistors NMOS et PMOS GELE5340 Gabriel Cormier, Université de Moncton 5

6 Procédé CMOS moderne gate-oxide TiSi 2 AlCu Tungsten SiO 2 n+ p-well p-epi poly n-well p+ SiO 2 p+ Procédé CMOS à 2 caissons isolés GELE5340 Gabriel Cormier, Université de Moncton 6

7 Masque optique Le masque optique est la composante principale de la fabrication. Il définit les motifs qui vont produire les différents éléments sur le circuit. Il y a donc des règles quand aux dimensions minimales et la séparation entre les éléments. GELE5340 Gabriel Cormier, Université de Moncton 7

8 Masque optique: exemple Caisson n Vue de coupe: création d un caisson n. Vue de dessus: masque optique pour créer le caisson n. GELE5340 Gabriel Cormier, Université de Moncton 8

9 Fabrication On commence la fabrication par une tranche (wafer) en silicium, dopée p -. Typiquement, il y a impuretés/cm 3. La densité des impuretés est importante: plus de défauts = moins de circuits qui fonctionnent. GELE5340 Gabriel Cormier, Université de Moncton 9

10 Fabrication des circuits intégrés Les circuits intégrés sont fabriqués en déposant des couches de matériau l une après l autre avec une séquence prédéfinie. La base du circuit est le substrat, en silicium. Les transistors sont fabriqués avec du polysilicone, pour la grille, et une implantation d ions dans le substrat (source et drain). Les connexions entre transistors sont créées avec de l aluminium ou du cuivre (et parfois le polysilicone). Un matériau, le SiO 2, sert d isolant entre les différentes composantes. GELE5340 Gabriel Cormier, Université de Moncton 10

11 Procédé photo-lithographique oxydation Masque optique Élimination de la résine photosensible (ashing) Revêtement par résine photosensible Exposition multiple aux rayons UV Étape du processus Opérations typiques d un cycle photo-lithographique Nettoyage et séchage Gravure acide (etching) Finition de la résine photosensible GELE5340 Gabriel Cormier, Université de Moncton 11

12 Modelage des contours du SiO 2 Le dioxyde de silicium (SiO 2 ) est un matériau utilisé pour isoler les parties du circuit l une de l autre. Son utilisation est donc très répandue dans la fabrication des circuits intégrés. Une bonne connaissance des techniques de modelage des contours du SiO 2 aide à bien comprendre la fabrication des circuits. GELE5340 Gabriel Cormier, Université de Moncton 12

13 Modelage des contours du SiO 2 Substrat Si Gravure chimique ou par plasma Résine durcie (a) Silicium (matériau de base) Substrat Si Substrat Si Résine photosensible SiO 2 (d) Après la finition et gravure de la résine, gravure chimique ou par plasma du SiO 2 (b) Après oxydation et dépôt de résine photosensible négative Lumière UV Masque optique Substrat Si (e) Après gravure Résine durcie SiO 2 Substrat Si Résine exposée Substrat Si SiO 2 (c) Exposition aux rayons UV (f) Résultat final après enlèvement de la résine GELE5340 Gabriel Cormier, Université de Moncton 13

14 Modelage des contours du SiO 2 Exposition aux rayons UV pour durcir une partie de la résine Masque optique Dépôt de SiO 2 et résine photosensible Substrat: matériau de base Résine photosensible SiO 2 Substrat Si GELE5340 Gabriel Cormier, Université de Moncton 14

15 Modelage des contours du SiO 2 Gravure chimique ou par plasma du SiO 2 Enlèvement de la résine Résine durcie SiO 2 Substrat Si GELE5340 Gabriel Cormier, Université de Moncton 15

16 Modelage des contours du SiO 2 Enlèvement de la résine durcie Résultat final SiO 2 Substrat Si GELE5340 Gabriel Cormier, Université de Moncton 16

17 Résine photosensible La résine photosensible permet de protéger certaines parties du circuit pendant la création de certains niveaux. La résine photosensible réagit avec la lumière UV: Résine positive: les zones non exposées aux rayons UV durcissent; les zones exposées sont facilement enlevées. Résine négative: les zones exposées aux rayons UV durcissent; les zones non exposées sont enlevées. GELE5340 Gabriel Cormier, Université de Moncton 17

18 Procédé CMOS: Étapes principales Définition des zones actives Gravure et remplissage des tranchées Implantation des caissons Dépôt et configuration de la couche polysilicium Implantation de la source et drain et des contacts au substrat Création des contacts et vias Déposition et configuration des niveaux de métaux GELE5340 Gabriel Cormier, Université de Moncton 18

19 Étapes de procédé Diffusion et implantation d ions: Diffusion: la tranche est exposée à un gaz riche en ions; les ions vont se diffuser dans les zones exposées. Implantation: un faisceau d ions balaie la surface et les ions vont pénétrer dans le matériau exposé. L accélération des ions détermine la profondeur et le temps d exposition détermine la densité. GELE5340 Gabriel Cormier, Université de Moncton 19

20 Étapes de procédé Déposition Étape importante: pour les couches inter-niveaux, ou des niveaux conducteurs. Ex: Si 3 N 4 utilisé comme tampon (CVD) Polysilicium: niveau important Aluminium: niveau métal important (conducteur) GELE5340 Gabriel Cormier, Université de Moncton 20

21 Étapes de procédé Gravure: Utilisation d acides (ou de bases) pour enlever certains matériaux. Plus récemment, l utilisation de plasma est populaire (donne plus de contrôle). Planarisation Étape qui permet de rendre la surface de la tranche plane, afin que les autres composantes y adhèrent bien. GELE5340 Gabriel Cormier, Université de Moncton 21

22 Procédé CMOS: détails p-epi p + a) Matériau de base: substrat, couche p + et couche p-epi p-epi p + Si 3 N 4 SiO 2 b) Après dépôt de l oxyde de grille et couche de nitride p + c) Après gravure au plasma des puits isolants en utilisant le masque inverse de la zone active. GELE5340 Gabriel Cormier, Université de Moncton 22

23 Procédé CMOS: détails p + SiO 2 d) Après remplissage de la tranchée, planarisation CMP, et enlèvement de la couche de nitride caisson n e) Création du caisson n, et ajustement de V Tp p + caisson p caisson n f) Création du caisson p, et ajustement de V Tn p + GELE5340 Gabriel Cormier, Université de Moncton 23

24 Procédé CMOS: détails g) Dépôt du polysilicium p + n + p + h) Création des sources et drains. p + SiO 2 p + i) Dépôt de SiO 2 isolant, et gravure des trous pour le contact. GELE5340 Gabriel Cormier, Université de Moncton 24

25 Procédé de fabrication Al j) Dépôt du premier niveau d aluminium. p + Al Via p + Contact k) Dépôt de SiO 2 isolant, création des vias, et dépôt du 2e niveau d aluminium. GELE5340 Gabriel Cormier, Université de Moncton 25

26 Procédé CMOS: transistors Oxyde de grille grille Polysilicium n+ n+ SiO 2 Type p source/drain NMOS Oxyde de grille grille Polysilicium SiO 2 p+ p+ source/drain Type p caisson n PMOS GELE5340 Gabriel Cormier, Université de Moncton 26

27 Procédé CMOS: animation Étape 3: masque inverse de la zone active Étape 2: couche de SiO 2 et nitride Nitride SiO 2 Étape 1: substrat en silicium, type p Substrat type p GELE5340 Gabriel Cormier, Université de Moncton 27

28 Procédé CMOS: animation Étape 6: Création du caisson p. Étape 5: Création du caisson n. Étape 4: On enlève le nitride, et remplit de SiO 2. GELE5340 Gabriel Cormier, Université de Moncton 28

29 Procédé CMOS: animation Étape 9: Dépôt de SiO 2 et gravure des trous pour contact. Étape 8: Création des sources et drains. n+ n+ p+ p+ Étape 7: Dépôt du polysilicium. GELE5340 Gabriel Cormier, Université de Moncton 29

30 Procédé CMOS: animation Étape 11: Dépôt de SiO 2, création de vias, et dépôt du 2e niveau de Al. n+ n+ p+ p+ Étape 10: Dépôt du premier niveau d aluminium. GELE5340 Gabriel Cormier, Université de Moncton 30

31 Processus auto-aligné Remarquez que le polysilicium est appliqué avant d implanter les ions pour créer la source et le drain. On appelle ceci un processus auto-aligné (self-aligned process): même si le polysilicium n est pas exactement à la bonne place, le transistor fonctionne correctement. GELE5340 Gabriel Cormier, Université de Moncton 31

32 Processus auto-aligné Toute cette zone est implantée Possibilité d erreurs si le polysilicium est placé après l implantation d ions. Auto-aligné: dans ce cas, il n y a aucun problème GELE5340 Gabriel Cormier, Université de Moncton 32

33 Métallisation avancée Photo des niveaux de métaux dans un processus avancé. Via GELE5340 Gabriel Cormier, Université de Moncton 33

34 Techniques avancées L aluminium est le métal le plus utilisé pour les interconnexions dans les circuits intégrés, parce qu il est facile à utiliser. Cependant, le cuivre a une bien meilleure résistivité, mais il est difficile de s en servir parce qu il se diffuse dans le SiO 2. En 1998, IBM a démontré qu il était possible d utiliser du cuivre comme métal dans les circuits intégrés. Depuis 2002, les microprocesseurs de pointe (comme le Pentium ) utilisent du cuivre. GELE5340 Gabriel Cormier, Université de Moncton 34

35 Métallisation avancée Métallisation: Utilisation de cuivre (au lieu d aluminium) GELE5340 Gabriel Cormier, Université de Moncton 35

36 Diélectrique Pour réduire les capacitances parasites, il faut réduire la constante diélectrique des matériaux isolants, puisque: C ox t ox Un matériau avec une constante diélectrique plus faible permettra de mieux isoler les différentes lignes de métaux. A GELE5340 Gabriel Cormier, Université de Moncton 36

37 Règles de tracé

38 Règles de tracé Les règles de tracé sont l interface entre le concepteur et l ingénieur des procédés de fabrication. Ce sont des directives pour la fabrication des masques. Ce sont les limitations qu ont donne au concepteur à cause des caractéristiques du processus de fabrication. GELE5340 Gabriel Cormier, Université de Moncton 38

39 Règles de tracé Les règles de tracé varient d un manufacturier à un autre, même si les procédés ont les mêmes dimensions minimales. Il y a deux façons principales de représenter les règles de tracé: Règles extensibles: paramètre λ. Dimensions absolues: règles micron. GELE5340 Gabriel Cormier, Université de Moncton 39

40 Règles de tracé Règles extensibles: paramètre λ. Toutes les dimensions données de la topologie d un circuit sont fonction d un seul paramètre λ. Ce paramètre possède typiquement une valeur égale à la moitié de la plus petite dimension réalisable. Ex: dans un processus 0.25μm, λ = 0.125μm. Toutes les dimensions du circuit sont des multiples de λ. Avantages: facile à transporter à un autre processus (il suffit de changer la valeur de λ). Désavantage: seuls des multiples de λ sont réalisables; on ne peut pas faire de valeur intermédiaire. Les circuits sont souvent plus gros que nécessaire. GELE5340 Gabriel Cormier, Université de Moncton 40

41 Règles de tracé Dimensions absolues: Toutes les dimensions de topologie d un circuit sont en microns (ou nm pour les processus avancés). Avantages: on peut avoir exactement les dimensions minimales possibles avec le processus de fabrication utilisé. Les circuits sont de taille minimale. Désavantages: si on utilise un autre processus, il faudra probablement rechanger toutes les dimensions. La règle la plus utilisée en industrie. GELE5340 Gabriel Cormier, Université de Moncton 41

42 Niveaux du procédé CMOS Niveau Puit (p,n) (well) Région active (n+,p+) Select (p+,n+) Polysilicium Métal1 Métal2 Contact à poly Contact à diffusion Via Couleur Jaune Vert Vert Rouge Bleu Magenta Noir Noir Noir Représentation GELE5340 Gabriel Cormier, Université de Moncton 42

43 Règles de tracé inter-niveaux Même potentiel Différent potentiel Puit 10 0 ou 6 9 Polysilicium 2 2 Zone active Select Contact ou Via Métal1 3 4 Métal2 3 GELE5340 Gabriel Cormier, Université de Moncton 43

44 Exemple: topologie d un transistor Transistor (PMOS) 1 L intersection d une zone active avec le polysilicium crée (représente) un transistor GELE5340 Gabriel Cormier, Université de Moncton 44

45 Exemple: transistor 2 Pourquoi faut-il un dépassement? S il y a erreur pendant la fabrication, il y aurait un court-circuit entre la source et le drain. GELE5340 Gabriel Cormier, Université de Moncton 45

46 Vias et contacts 2 1 Via Contact métal à zone Active 1 Contact Métal à Poly GELE5340 Gabriel Cormier, Université de Moncton 46

47 Niveau «select» Le niveau «select» est un masque qui définit les zones où il y a implantation d ions pour créer les transistors NMOS et PMOS. Si la zone «select» est contenue à l intérieur d un puit n, il y a implantation d ions p. Si la zone «select» n est pas dans un puit n, il y a implantation d ions n. Dans certains processus, il existe des niveaux n-diff et p-diff, qui définissent l implantation. Ce sont équivalent à select-n et select-p. GELE5340 Gabriel Cormier, Université de Moncton 47

48 Niveau «select» Select Substrat Puit GELE5340 Gabriel Cormier, Université de Moncton 48

49 Topologie d un inverseur CMOS GND In V DD A A Out (a) Topologie (vue de dessus) A A substrat-p n + n Oxyde p + (field oxide) (b) Vue de coupe A-A GELE5340 Gabriel Cormier, Université de Moncton 49

50 Vérificateur de règles de tracé La plupart des logiciels de design de circuits intégrés ont un sous-programme qui s appelle un «vérificateur de règles de tracé» (en anglais, Design Rule Checker, DRC). Ce sous-programme vérifie si l ingénieur a fait des erreurs dans la topologie de ses circuits. GELE5340 Gabriel Cormier, Université de Moncton 50

51 Vérificateur de règles de tracé Exemple de DRC dans L-Edit GELE5340 Gabriel Cormier, Université de Moncton 51

52 Vérificateur de règles de tracé Dans l exemple précédent, on voit que l erreur est écrite sur l écran: 4.2a Active to Select Edge [0.120 < 0.24 Microns] Ceci nous indique quelle règle fut brisée. «4.2a» veut dire qu il s agit, évidemment, de la règle 4.2a du processus. «Active to Select Edge» indique quels niveaux sont compris dans cette règle. «[0.120 < 0.24 Microns]» veut dire que la valeur actuelle est 0.12 m, alors qu elle devrait être 0.24 m. La mince ligne rouge indique aussi où est l erreur. GELE5340 Gabriel Cormier, Université de Moncton 52

53 Diagramme de bâtons V DD In 3 Out C est une façon simplifiée de représenter la topologie de circuits. Elle permet à l ingénieur de vérifier la topologie de circuits complexes de façon rapide. GND 1 Dans ce cas, les entités sont sans dimensions. Un logiciel de «compaction» crée la topologie finale par après. Diagramme d un inverseur GELE5340 Gabriel Cormier, Université de Moncton 53

54 Conclusion On a vu comment les circuits intégrés sont fabriqués. Le processus de fabrication a des limites physiques: à cause de ces limites, on a les règles de tracé. Les règles de tracé indiquent à l ingénieur les limites de fabrication des circuits. GELE5340 Gabriel Cormier, Université de Moncton 54