3D-IDEAS 3D Integration and DEsign technology for imager Applications and Systems

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Clarisse Dumas
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1 3D-IDEAS 3D Integration and DEsign technology for imager Applications and Systems I. O Connor (INL) J. Charbonnier (CEA) B. Flechet (IMEP-LAHC) L. Hébrard (InESS) P. Coudrain (STMicroelectronics) ANR-08-NANO-038 Journées Nationales Nanosciences et Nanotechnologies 2012

Flechet (IMEP-LAHC) L. Hébrard (InESS) P.

2 Pourquoi un imageur 3D? Meilleur facteur de forme (et sensibilité du capteur) ; réduction de la longueur des interconnexions ; multiples technologies dédiées Quelques verrous : Technologie d intégration Impact thermique Espace de conception 2D planar architecture D3.3 3-tier imager Virtual prototype D3.2 2-tier imager D3.1 Silicon prototype 2-tier imager Virtual prototype T0+18 T0+30 T0 T0+12 T0+24 T0+36

; multiples technologies dédiées Quelques verrous : Technologie d intégration Impact thermique Espace

Présentation générale du projet 3D-IDEAS Projet de type Recherche industrielle Défi 2 : Miniaturisation et complexité T0 1/3/2009 ; durée 36 + 9 mois Objectifs technologie

3 Présentation générale du projet 3D-IDEAS Projet de type Recherche industrielle Défi 2 : Miniaturisation et complexité T0 1/3/2009 ; durée mois Objectifs technologie d'intégration 3DWLP fiabilisée technologie de conception (modélisation et outils de conception physique et architecturale) démonstration sur un cas d étude imageur 3D Partenaires inl.cnrs.fr

d'intégration 3DWLP fiabilisée technologie de conception (modélisation et outils de

4 Procédés pour l intégration 3D CEA-LETI, ST Remplissage de TSV en polymère meilleure fiabilité Ouverture de passivation à 15µm compatibilité avec intégration piliers Cu

5 BUMP RDL TSV Process flow CEA-LETI, ST Collage/Amincissement Collage SINR 7µm Grinding/edge dicing CMP 90µm Process FAR: TSV Last + RDL + Passivation + Bump Litho TSV JSR335 5µm Gravure TSV AR2 Dépôt SiON conf 3µm Etch back SEED TiCu Litho RDL FS 15µm ECD Cu 10µm Litho PASSIV ALX 7µm Dépôt TiCu Litho Bump ECD Cu 40µm Gravure TiCu

Litho TSV JSR335 5µm Gravure TSV AR2 Dépôt SiON conf 3µm Etch back SEED TiCu Litho

6 Caractérisation expérimentale des TSVs Véhicules de test spécifiques TSVs et micropiliers Cu Protocole de caractérisation Caractérisation de la transmission des signaux et extraction des paramètres RLCG des TSV moyenne densité (DC- 40GHz) IMEP-LAHC, INL

caractérisation Caractérisation de la transmission des signaux

7 IMEP-LAHC, INL Modélisation analytique des TSVs Développement de modèles RLCG physiques et prédictifs Prise en compte de tous les paramètres physiques (dimensions, caractéristiques matériaux), formules simples Modèles large bande (effet de peau), excellente précision pour les fréquences d intérêt (DC-40GHz) R 1% C L 2% G

(dimensions, caractéristiques matériaux), formules simples Modèles large bande

8 Modélisation compacte des TSVs Génération automatique de netlistes SPICE des modèles compacts Modélisation des couplages IMEP-LAHC, INL

9 Conception physique 3D multi-technologie Physical design kit (PDK) cohérent avec le process flow 3D et les layers utilisés pour l interconnexion 3D (RDL, Cu, bump, TSV) DRM Bibliothèque technologique Primitifs physiques (masques, Pcells) Vérification physique (DRC/LVS) CEA-LETI

interconnexion 3D (RDL, Cu, bump, TSV) DRM Bibliothèque technologique

10 Modélisation électrothermique 3D InESS, INL Modèles électrothermiques pour les circuits utilisés (pixel, AOP, CAN ) Maillage adaptatif (multirésolution) du réseau thermique pour réduire le temps de simulation sans nuire à la précision 25 minutes pour nœuds dans le réseau thermique

(multirésolution) du réseau thermique pour réduire le temps de

11 Electrical sinulation time (Seconds) 6*6 32*32 48*48 128* *256 SystemC Simulation time (Seconds) Average error (Volts) Modélisation système des composants imageur Modélisation polynomiale d un pixel à partir de données de simulation physique exhaustive (avec température) Réalisation SystemC Facteur d accélération de la simulation 500k Erreur < quantum (10 bits) Average all temperature & time range 0,025 0,02 0,015 0,01 0, ,0237 0,0062 1,10E-03 9,63E Fitting order Simulation time Electrical SystemC 0,17 0,01 0,02 0, Matrix Size INL, InESS 0, ,7 0,6 0,5 0,4 0,3 0,2 0,1 0

Erreur < quantum (10 bits) Average error @ all temperature & time range 0,025 0,02 0,015 0,01 0,005 0 400000 350000 300000 250000 200000 150000 100000 50000 0 0,0237 0,0062

Conception haut-niveau d un imageur 3D INL Explorer les stratégies de distribution des blocs numériques pour minimiser l impact sur la couche matrice de pixels Benchmark

12 Conception haut-niveau d un imageur 3D INL Explorer les stratégies de distribution des blocs numériques pour minimiser l impact sur la couche matrice de pixels Benchmark numérique = Ami33 (connectivité, données sur la taille et la consommation des blocs) 4 couches (matrice de pixel + 3 couches numériques) Floorplanning MOFP (3DIM3) Simulation thermique

numérique = Ami33 (connectivité, données sur la taille et la consommation des blocs) 4

Démonstration silicium ST, CEA-LETI Empilement capteur d images sur coprocesseur (STM) Capteur d images : 2MP, 1.75µm/pixel, 23.7mm², 80 I/O Coprocesseur : 65nm, 14.

13 Démonstration silicium ST, CEA-LETI Empilement capteur d images sur coprocesseur (STM) Capteur d images : 2MP, 1.75µm/pixel, 23.7mm², 80 I/O Coprocesseur : 65nm, 14.2mm², 164 I/O Interconnexion des deux puces par 2 niveaux RDL CMOS Image Sensor unused external connection Image Processing Unit intra-level connection inter-level connection

2mm², 164 I/O Interconnexion des deux puces par 2 niveaux RDL CMOS Image Sensor

14 Retombées Publications : 1 chapitre de livre, 2 journaux internationaux, 1 conférence invitée, 9 conférences régulières Projets connexes : RA ICE 3, RA MeSych3D, CATRENE 3DIM3, EU Infieri Devenir des CDDs : postdoc -> R3Logic -> Easii-IC, doctorant INL -> CERN, doctorants InESS / IMEP-LAHC à soutenir (fin 2012) Compétitivité industrielle (know-how)

3DIM3, EU Infieri Devenir des CDDs : postdoc -> R3Logic -> Easii-IC, doctorant INL ->

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