ÉLECTRONIQUE NUMÉRIQUE AVANCÉE

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1 ÉLECTRONIQUE NUMÉRIQUE AVANCÉE Filière : InfoTronique Chap. 3 : Circuits séquentiels Dr. Abdelhakim Khouas akhouas@hotmail.fr Département de Physique Faculté des Sciences

2 Objectifs de ce chapitre Apprendre à concevoir les circuits séquentiels en utilisant le modèle de machine à états finis FSM «Finite State Machine» Modélisation des circuits séquentiels Machine à états finis (FSM) Diagramme d états Étapes de conception d un circuits séquentiel Dérivation de tables d états Minimisation et réduction de tables d états Assignation des états 1

3 Plan 1. Introduction 2. Machine à états finis (FSM) 1. Machines de Moore et de Mealy 3. Étapes de conception 1. Diagramme d état 2. Tables d état 3. Assignation des états 4. Table de transition 5. Dérivation des expressions 6. Moore vs. Mealy 4. Problématique d assignation des états 5. Codage One-Hot 6. Minimisation des états 7. Exemples de conception 2

4 1. Introduction Conception déléments d éléments mémoire Dans le chapitre précédant nous avons vu comment réaliser les éléments mémoires nécessaires aux circuits séquentiels Conception de circuits séquentiels Dans ce chapitre nous allons voir comment modéliser, optimiser et réaliser les circuits séquentiels en utilisant les bascules D 3

5 1. Introduction Circuits séquentiels Les circuits séquentiels ont de la mémoire qui sauvegarde les états du circuit. L état suivant du circuit dépend de l état létat courant et des entrées du circuit Entrées Circuit it combinatoire Sorties Bascules D (mémoire) Schéma général d un circuit séquentiel 4

6 1. Introduction Deux types de circuits séquentiels : 1.Circuits séquentiels synchrones : Les éléments mémoires sont tous contrôlés par un circuit d horloge (ou signal d horloge) 2.Circuits séquentiels asynchrones : Les éléments mémoire du circuit sont autonomes et ne sont pas contrôlés par un circuit d horloge (ou signal d horloge) 5

7 2. Machine à états finis (FSM) La machine à état finis (FSM) «Finite State Machine» est une abstraction des circuits séquentiels basé sur la notion d état Un état d un circuit séquentiel représente une valeur possible des éléments mémoires du circuit Un circuit séquentiel est modélisé par : 1. k états finis S0, S1, Sk (S0 = état de départ ) 2. n signaux d entrée E1, E2, En 3. m signaux de sorties s S1, S2, Sm 4. Conditions de transitions 5. Conditions des sorties 6

8 2. Machine à états finis (FSM) Une machine à états finis est composé de : 1. k états finis S 0, S 1, S k-1 (S 0 = état initial ) 2. n signaux d entrée I 1, I 2, I n 3. m signaux de sorties O 1, O 2, O m 4. Conditions de transitions (calcul de l état suivant en fonction de l état courant et des entrées du circuit) 5. Conditions des sorties (calcul des valeurs des sorties) n entrées Circuit combinatoire m sorties Clk État courant Bascules D (mémoire) État suivant 7

9 2.1 FSM : Moore et Mealy Deux types de FSM : 1. Machine de Moore L état suivant dépend de l état courant et des entrées du circuit Les sorties dépendent uniquement de l état courant du circuit 2.Machine de Mealy L état suivant dépend de l état courant et des entrées du circuit Les sorties dépendent de l état létat courant et des entrées du circuit Les deux machines Moore et Mealy sont équivalentes La machine de Moore est plus simple à concevoir La machine de Mealy est plus économique (contient moins d états que la machine de Moore) 8

10 2. FSM : Moore et Mealy n entrées I 1 I n Logique des états Mémoire (Bascules D) Logique des sorties m sorties O 1 O m Clk Schéma général d une machine séquentielle de Moore n entrées I 1 I n Logique des états Mémoire (Bascules D) Logique des sorties m sorties O 1 O m Clk Schéma général d une machine séquentielle de Mealy 9

11 3. Étapes de conception Les étapes à suivre pour concevoir une machine FSM (circuit séquentiel) sont : 1.Dessiner le diagramme d états (Moore ou Mealy) 2.Déterminer la table d état 3.Coder en binaire les états 4.Déterminer la table de transition 5.Déterminer les expressions des entrées des bascules 6.Déterminer les expressions des sorties du circuit 10

12 3.1 Diagramme d état Le diagramme ou graphe d état (aussi appelé diagramme de transitions) est une représentation graphique d une machine FSM Exemple : Circuit it de détection ti de la séquence 111 Un signal d entrée I et un signal de sortie z Lorsque la séquence 111 est tdétectée té sur l entrée té I, la sortie z passe 1 et reste à 1 jusqu à ce que I=0 Pour tous les autres cas, on a z=0 11

13 3.1 Diagramme d état : exemple Remarque : pour la machine de Moore les sorties sont modifiées sur état Valeurs des sorties pour l état I=0 Reset I=0 I=1 I=1 I=1 S 0 / z=0 S 1 / z=0 S 2 / z=0 I=0 I=1 I=0 S 3 / z=1 État initial Nom de l état Condition de transition de S 2 vers S 3 Exemple d un diagramme d état d une machine de Moore (4 états) 12

14 3.1 Diagramme d état : exemple Remarque : pour la machine de Mealy les sorties sont modifiées sur transition Valeurs des sorties pour la transition I=0 / z=0 Reset I=1 / z=1 I=1 / z=0 I=1 / z=0 S 0 S 1 S 2 I=0 / z=0 I=0 / z=0 État initial Condition de transition de S 1 vers S 0 Nom de l état Exemple d un diagramme d état d une machine de Mealy (3 états) 13

15 3.2 Table d état Malgré que le diagramme d état donne une description facile à comprendre de la machine FSM, pour optimiser et implémenter le circuit séquentiel, il est plus pratique de transformer les informations contenues dans le diagramme d états sous forme d une table d états 14

16 3.2 Table d état : exemple I=0 Reset I=0 La sortie z dépend uniquement de l état courant I=1 S 0 / z=0 S 1 / z=0 État présent I État suivant z I=1 S 0 0 S 0 0 I=0 S 2 / z=1 I=1 S 0 1 S 1 0 S 1 0 S S 1 1 S 2 0 Diagramme d état t pour FSM de Moore S 2 0 S 0 1 S 2 1 S 2 1 Table d état Circuit de détection de la séquence «11» 15

17 3.2 Table d état : exemple La sortie z dépend de l état courant et de l entrée I I=0 / z=0 Reset I=0 / z=0 I=1 / z=1 État présent I État suivant z I=1 / z=0 S 0 S 1 S 0 0 S 0 0 S 0 1 S 1 0 S 1 0 S Diagramme d état pour FSM de Mealy S 1 1 S 1 1 Table d état Circuit de détection de la séquence «11» 16

18 3.3 Assignation des états On considère ici les circuits séquentiels réalisés avec des bascules D ---> Chaque état correspond à une combinaison particulière des bascules D L étape d assignation permet d assigner une combinaison des bascules à chaque état de la machine FSM Pour une machine avec k états, on a : ln( k ) Nombre de bascules k 17

19 3.3 Assignation des états : exemple Reset I=0 I=0 I=1 S 0 / z=0 S 1 / z=0 I=1 3é états --> 2b bascules Bascule 1 : (D 1, Q 1 ) Bascule 2 : (D 2, Q 2 ) I=0 S 2 / z=1 I=1 Exemple d assignation des états : Diagramme d état pour FSM de Moore S0 ---> 00 S1 ---> 01 S2 ---> 10 Circuit de détection de la séquence «11» 18

20 3.3 Assignation des états : exemple Reset I=0 / z=0 I=1 / z=0 S 0 S 1 I=1 / z=1 2 états --> 1 bascules Bascule 1 : (D1,Q1) Assignation des états t : Diagramme d état pour S0 ---> 0 FSM de Mealy S1 ---> 1 Circuit de détection de la séquence «11» 19

21 3.4 Table de transition La table de transition est obtenue à partir de la table d états en remplaçant chaque état par son codage binaire La table de transition permet de déterminer les expressions des entrées des bascules D et des sorties du circuits 20

22 3.4 Table de transition : exemple État présent I État suivant z État présent État suivant I Q 1 Q 2 D 1 D 2 z S 0 0 S 0 0 S 0 1 S 1 0 S 1 0 S 0 0 S 1 1 S 2 0 S 2 0 S 0 1 S 2 1 S 2 1 Table d états d d d S0 ---> 00 S1 ---> 01 S2 ---> 10 Codage des états Machine de Moore du circuit de détection de la séquence «11» d d d Table de transitions d = indéterminé 21

23 3.4 Table de transition : exemple État présent I État suivant z État présent I État suivant z S 0 0 S 0 0 S 0 1 S 1 0 Q 1 D S 1 0 S S 1 1 S 1 1 Table d états S0 ---> 0 S1 ---> 1 Codage des états Table de transition Machine de Mealy du circuit de détection de la séquence «11» 22

24 3.5 Dérivation des expressions n entrées I 1 I n Logique des états Mémoire (Bascules D) Logique des sorties m sorties O 1 O m Clk Schéma général d une machine séquentielle de Moore L étape de dérivation des expressions permet de calculer les expressions de la logique des états et de la logique des sorties 23

25 3.5 Dérivation des expressions Entrée I Logique des états D1 D2 Bascule 1 Bascule 2 Q1 Logique des Q2 sorties Sorties z Schéma de la machine de Moore du circuit de détection de la séquence «11» Dans cette étape, pour la machine de Moore du circuit de détection, on va calculer : D 1 en fonction de (I,Q 1,Q 2 ) D 2 en fonction de (I,Q 1,Q 2 ) z en fonction de (Q 1,Q 2 ) 24

26 3.5 Dérivation des expressions Entrée I Logique des D 1 Q 1 Bascule 1 états Logique des sorties Sorties z Schéma de la machine de Mealy du circuit de détection de la séquence «11» Dans cette étape, pour la machine de Mealy du circuit de détection, on va calculer : D 1 en fonction de (I,Q 1 ) zenfonctionde(i,q 1 ) 25

27 3.5 Dérivation des expressions: exemple État présent I État suivant z Q 1 Q Q 1 Q 2 D 1 D d 0 I d Table de Karnaugh pour D d d d I Q 1 Q d d 0 Table de Karnaugh pour D d d d Table de transition Dérivation des expressions de la machine de Moore du circuit de détection de la séquence «11» Q 1 Q d Table de Karnaugh pour z 26

28 3.5 Dérivation des expressions: exemple D IQQ IQ Q = + ou Q 1 Q d d d 0 I D1 = IQ2 + IQ1 (*) Table de Karnaugh pour D1 D = IQ Q I Q 1 Q d d 0 Table de Karnaugh pour D2 z = Q1Q2 ou z = Q (*) 1 * En utilisant la valeur indéterminée d Q 1 Q d Table de Karnaugh pour z 27

29 3.5 Dérivation des expressions: exemple D = I. Q + I. Q D = I. Q. Q z = Q 1 Expressions logiques D 1 Q 1 D 2 Q 2 Circuit final du détecteur de la séquence «11» (machine Moore ) 28

30 3.5 Dérivation des expressions: exemple Clk rst I z Détection de la séquence «11» Chronogramme temporelle du circuit de détection de la séquence «11» (machine de Moore) 29

31 3.5 Dérivation des expressions: exemple État État présent I suivant z I Q 1 D 1 Table de Karnaugh pour D Q Table de transition Q 1 Table de Karnaugh pour z I Dérivation des expressions de la machine de Mealy du circuit de détection de la séquence «11» 30

32 3.5 Dérivation des expressions: exemple I D 1 = I Q Table de Karnaugh pour D1 z = IQ 1 Q 1 I Table de Karnaugh pour z Dérivation des expressions de la machine de Mealy du circuit de détection de la séquence «11» 31

33 3.5 Dérivation des expressions: exemple D1 z = I I D 1 Q 1 = I. Q 1 Expressions logiques clk rst z Circuit final du détecteur de la séquence «11» (machine Mealy) 32

34 3.5 Dérivation des expressions: exemple Clk rst I z Détection de la séquence «11» Chronogramme temporelle du circuit de détection de la séquence «11» (machine de Mealy) 33

35 3.6 Moore vs. Mealy Clk rst I Z_Moore Z_Mealy Détection (Mealy) Détection (Moore) Machine de Moore vs. machine de Mealy 34

36 3.6 Moore vs. Mealy La machine de Mealy ne produit pas exactement le même comportement que la machine de Moore Pour obtenir le même comportement, il faut ajouter un registre aux sorties du circuit Circuit final du détecteur de la séquence «11» (machine de Mealy avec la sortie enregistrée ) 35

37 3.6 Moore vs. Mealy Clk rst I Z_Moore Z_Mealy Détection ( Moore et Mealy avec sortie enregistrée) Machine de Moore vs. machine de Mealy avec sortie enregistrée 36

38 4. Problématique d assignation des états L assignation des états a des effets importants sur le coût et les performances du circuit final Il est très souhaitable de trouver la meilleure assignation possible Pour des circuits complexes, la recherche de la meilleur solution possible est un problème complexe très difficile il à résoudre Les outils de conception utilisent des heuristiques pour trouver des solutions proches de la solution optimale 37

39 4. Problématique d assignation des états On considère la même I=0 Reset I=0 machine de Moore pour I=1 S 0 / z=0 S 1 / z=0 le détecteur de la séquence 11 mais avec l assignation suivante : S0 ---> 00 S1 ---> 01 S2 ---> 11 I=0 S 2 / z=1 I=1 I=1 FSM de Moore pour le détecteur de la séquence «11» 38

40 4. Problématique d assignation des états État présent I État suivant z État présent État suivant I Q 1 Q 2 D 1 D 2 z S 0 0 S 0 0 S 0 1 S 1 0 S 1 0 S 0 0 S 1 1 S 2 0 S 2 0 S 0 1 S 2 1 S 2 1 Table d états S0 ---> 00 S1 ---> 01 S2 ---> d d d d d d Table de transitions avec la nouvelle assignation des états Codage des états 39

41 4. Problématique d assignation des états État présent État suivant Q 1 Q 2 I z Q 1 Q 2 D 1 D d I d Table de Karnaugh pour D d d d d d d Table de transition Dérivation des expressions avec la nouvelle assignation des états I Q 1 Q d d Table de Karnaugh pour D2 Q 1 Q d 1 Table de Karnaugh pour z 40

42 4. Problématique d assignation des états D Q 1 Q d 1 = IQ2 I d Table de Karnaugh pour D1 Q 1 Q 2 D2 = I I d d Table de Karnaugh pour D2 z = Q 1 Q 1 Q d 1 Table de Karnaugh pour z 41

43 4. Problématique d assignation des états D 2 Q 2 D 1 Q 1 D D = I. Q z = = I Q 1 Expressions logiques Circuit final de la machine de Moore avec la nouvelle assignation des états Remarque : Avec la nouvelle assignation, on a obtenu un circuit plus performant. 42

44 5. Codage One-Hot Étant donné que le codage et l assignation des état affecte considérablement les performances du circuit final, il existe codage particulier appelé One-Hot On utilise un nombre de bascules égale au nombre d état Chaque état est représenté par un code ou toutes les bascules sont à 0 sauf une Ce codage donne souvent des circuits plus simples à implémenter et plus performants L inconvénient majeur de ce codage est le nombre élevé de bascules. 43

45 6. Minimisation des états Pour la conception de machine FSM complexes, il arrive souvent que le diagramme d état initial comporte plus d états qu il en faut On dit que le diagramme comporte des états redondants (ou des états équivalents) Pour simplifier le circuit it final, il est donc important t de supprimer les états redondants 44

46 6. Minimisation des états Deux états sont équivalents si 1. Les sorties des deux états sont identiques 2. Les états suivants des deux états sont identiques I=0 I=0 I=0 S 0 / z=0 S 1 / z=0 S 0 / z=0 Diagramme d état initial I=0 I=1 S 2 / z=1 I=1 I=1 S 0 et S 1 sont équivalents I=1 I=1 I=0 S 2 / z=1 Diagramme d état simplifié 45

47 6. Minimisation des états : Méthode Méthode de minimisation 1. Écrire la matrice des cellules de comparaison deux à deux des états 2. Si les sorties des deux états sont différents, on place X 3. Pour les autres cellules, on indique les paires d états suivants en excluant les paires identiques et les paires représentant la cellule courante 4. Pour toutes les cellules contenant des paires d états états, examiner les cellules correspondants et si l une d elle contient un X, placer un X dans la cellule courante 5. Répéter l étape létape 4 aussi longtemps que possible --> Toutes les paires d états ne contenant pas de X sont équivalentes 46

48 6. Minimisation des états : Exemple État présent État suivant I=0 I=1 Sortie Z B (B,D) (C,F) C X X A B C 1 B D F 1 C F E 0 D (C,G) (F,G) X E (D,F) X (F,C) X D B G 1 E F C 0 F E D 0 F X X (F,E) (E,D) X (C,D) G X X (E,G) X (C,G) (E,F) (D,G) G F G 0 A B C D E F Table d état initial 47

49 6. Minimisation des états : Exemple B (B,D) (C,F) B X C X X C X X D (C,G) (F,G) X D (C,G) X X E X (D,F) (F,C) X E X X X F X X (F,E) (E,D) X (C,D) F X X X X X G X X (E,G) X (C,G) (E,F) (D,G) G X X (E,G) X (C,G) X A B C D E F A B C D E F Les états équivalents sont : (A,D) et (C,E,G) 48

50 6. Minimisation des états : Exemple État État suivant Sortie État État suivant Sortie présent Z présent Z I=0 I=1 I=0 I=1 A B C 1 B D F 1 C F E 0 D B G 1 E F C 0 F E D 0 G F G 0 Table d état initial A B C 1 B A F 1 C F C 0 F C A 0 Table d état simplifié Les états équivalents sont : (A,D) et (C,E,G) 49

51 7. Exemple de conception : Compteur 3-bits S 7 / S 0 / S 1 / C = 7 C = 0 C = 1 Reset C est la sortie du compteur C (2:0) = C 2 C 1 C 0 S 6 / C = 6 S 2 / C = 2 S 5 / C = 5 S 4 / C = 4 S 3 / C = 3 Diagramme d état du compteur 3-bits 50

52 7. Exemple de conception : Compteur 3-bits État État Sortie C présent suivant C 2 C 1 C 0 S 0 S S 1 S S 2 S S 3 S S 4 S S 5 S S 6 S S 7 S Table d états État présent État suivant Sortie C Q 2 Q 1 Q 0 D 2 D 1 D 0 C 2 C 1 C Table de transitions S0 =000, S1=001, S2 =010, S3=011 S4 =100, S5=101, S6 =110, S7=111 Codage des états 51

53 7. Exemple de conception : Compteur 3-bits État présent État suivant Sortie C 0 0 Q 2 Q 1 Q 0 D 2 D 1 D 0 C 2 C 1 C C C C D = Q = Q 1 1 = Q 2 2 = Q 0 0 D = Q Q + Q Q = Q Q D = Q Q + QQ + Q Q Q = QQ Q Table de transitions Expressions logiques 52

54 7. Exemple de conception : Compteur 3-bits C C C = Q 0 0 = Q 1 1 = Q 2 2 D = Q 0 0 D = Q Q + Q Q = Q Q D = Q Q + QQ + Q Q Q = QQ Q Circuit final du compteur 3-bits Expressions logiques 53

55 7. Exemple de conception : Compteur 3-bits Clk Reset C[2:0] C(2) C(1) C(0) Chronogramme du compteur 3-bits 54

56 7. Exemple de conception : Compteur Gray S 7 / S 0 / S 1 / C = 100 C = 000 C = 001 Reset C est la sortie du compteur C (2:0) = C 2 C 1 C 0 S 6 / C = 101 S 2 / C = 011 S 5 / C = 111 S 4 / C = 110 S 3 / C = 010 Diagramme d état du compteur Gray 3-bits 55

57 7. Exemple de conception : Compteur Gray État État Sortie C présent suivant C 2 C 1 C 0 S 0 S S 1 S S 2 S S 3 S S 4 S S 5 S S 6 S S 7 S Table d états État présent État suivant Sortie C Q 2 Q 1 Q 0 D 2 D 1 D 0 C 2 C 1 C Table de transitions S0 =000, S1=001, S2 =011, S3=010 S4 =110, S5=111, S6 =101, S7=100 Codage des états 56

58 7. Exemple de conception : Compteur Gray État présent État suivant Sortie C Q 2 Q 1 Q 0 D 2 D 1 D 0 C 2 C 1 C Table de transitions C C C = Q = Q = Q D = Q Q + QQ D = Q Q + Q Q D2 = Q0Q2 + Q0Q1 Expressions logiques 57

59 7. Exemple de conception : Compteur Gray C C C = Q 0 0 = Q 1 1 = Q 2 2 D = Q Q + QQ D = Q Q + Q Q D2 = Q0Q2 + Q0Q1 Circuit final du compteur Gray 3-bits Expressions logiques 58

60 7. Exemple de conception : Compteur 3-bits Clk Reset C[2:0] C(2) C(1) C(0) Chronogramme du compteur 3-bits 59

61 Conclusion Ce qu il faut retenir : Machine à états finis (FSM) Machine de Moore Machine de Mealy Étapes de conception d un circuit séquentiel Diagramme d état Table d état Codage des états Table de transition Dérivation des équations Réalisation du circuit Codage One-Hot et minimisation des états 60