Système de test intégré pour convertisseurs A/N

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1 Travail de diplôme Système de test intégré pour convertisseurs A/N Patrick Ritter LSM - STI - EPFL Responsable: P. Muller Professeur: Y. Leblebici Lausanne, Février 005

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3 Résumé L analyse de la qualité des blocs analogiques d un circuit à signaux mixtes pose certains problèmes, notamment quand celui-ci n est pas accessible par l extérieur du chip. A part le fait que les instruments de mesure sont coûteux, il n est pas possible de tester le chip in situ. Dans ce projet il s agit de développer un système de test intégré pour des convertisseurs analogique/numérique. Le convertisseur est implémenté dans une technologie CMOS UMC 0.18µm et fournit des résultats à 100 MHz sur 1 bits. Par conséquent le bloc de test doit utiliser le même processus et doit tourner à la même fréquence. L approche choisie consiste à générer un stimulus numérique qui est ensuite converti en analogique à l aide d un convertisseur N/A Delta-Sigma de plus haute résolution que celui du convertisseur A/N. Une analyse des caractéristiques d un convertisseur A/N permet d identifier les caractéristiques qui sont raisonnables à implémenter pour un test embarqué. Le choix s est porté sur des tests statiques, car il ne leur faut pas d analyse en fréquence ni de long tests avec un stimulus variable. Les calculs implémentés permettent d évaluer les valeurs suivantes à l aide d une rampe : Le gain L offset La DNL (non-linéarité différentielle) Le contrôle est implémenté en VHDL et permet avec les paramètres génériques d adapter la taille de l interface ainsi que la précision des calculs pour minimiser la surface. De plus il est possible, par une programmation sérielle, de limiter l étendue de la mesure. Des tests pass/fail facilitent le contrôle si les paramètres se trouvent dans une plage tolérable qui elle est programmable lors de l initialisation du bloc de contrôle. Les valeurs extraites à la fin de la mesure sont les résultats des tests pass/fail, les caractéristiques ainsi que les valeurs mesurées. Le modulateur Delta-Sigma de 3 ième ordre avec un sur-échantillonnage de 18 à une boucle permet d obtenir les spécifications définies. La structure CIFF (Cascade-of-integrators, feedforward form) en combinaison avec ses coefficients permet de minimiser la surface. Il est implémenté en VHDL. La surface utilisée par le bloc de contrôle après placement et routage est environ de 90k µm et celle du modulateur est 76k µm, sauf si celui-ci tourne à 00 MHz, ce qui est favorable lors d une conversion Delta-Sigma. Dans ce cas il faut compter avec 10 µm de surface. Le filtre analogique de reconstruction du signal à partir du bitstream a été analysé et ses problèmes identifiés. Le choix est une combinaison de filtre semi numérique FIR et d un filtre RC Butterworth (IIR). Le filtre n a pas été implémenté, par contre les influences du mésappariement sur la qualité de l atténuation ont été évaluées. Circuit intégré Signaux de contrôle DAC 16 bits Contrôle Entrée analogique ADC 1 bits Sortie numérique La structure du système de test intégré pour convertisseurs A/N 3

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5 Remerciements J aimerais remercier : Paul Muller d avoir pris la responsabilité de ce projet ainsi de son aide apporté lors de l exécution du projet et pour la correction du rapport, A.Vachoux pour son aide pour les outils de design ainsi que pour son modèle ADC utilisé et P.A.Francese pour son aide dans le calcul du mésappariement. 5

6 Table des matières 1 INTRODUCTION... 8 THÉORIE LES TESTS STATIQUES D UN CONVERTISSEUR A/N Introduction Particularités du système Les calculs des paramètres CONVERTISSEUR N/A DELTA-SIGMA Introduction Le bruit de quantification Le sur-échantillonnage Modulation Delta-Sigma Conversion N/A Filtre analogique de reconstruction CONCEPTION LE SYSTÈME DE TEST DE CONVERTISSEUR A/N INTÉGRÉ LE CONVERTISSEUR N/A DELTA-SIGMA Conception du modulateur Σ dans Matlab Conception du filtre de reconstruction Simulation de la conversion N/A Σ dans Simulink BLOC DE CONTRÔLE Considérations générales Initialisation de la détection de transition IMPLÉMENTATION LE CONVERTISSEUR D/A DELTA-SIGMA Le modulateur Σ LE BLOC DE CONTRÔLE La structure La machine d état Implémentation de la détection de transition Les calculs des tests statiques Les tests pass/fail Les ressources Programmation et lecture sérielle Augmenter la fréquence maximale du bloc de contrôle RÉSULTATS DÉTERMINATION DE L ERREUR DÛ À LA QUANTIFICATION LE MODULATEUR DELTA-SIGMA Résultats de la synthèse et du placement et routage Comparaison des résultats de simulation LE BLOC DE CONTRÔLE Le temps de mesure d un rampe complète Résultats de la synthèse et du placement et routage Vérification du fonctionnement TEST DU SYSTÈME COMPLET CONCLUSION BIBLIOGRAPHIE

7 Liste des figures Figure 1 : Les blocs fonctionnels de test ajouté pour... 8 Figure : Fonctionnement de la détection de transition Figure 3 : Les départs et les arrivées sur les bords des échelles ADC et DAC pour une rampe Figure 4 : Le gain, l offset, la DNL et l INL de la caractéristique d un convertisseur A/N Figure 5 : Topologie du convertisseur N/A Delta-Sigma Figure 6 : La quantification d un signal Figure 7 : Erreur de quantification en dépendance de la valeur Figure 8 : Linéarisation de la quantification par addition du bruit de quantification au signal d entrée Figure 9 : Distribution spectrale de la puissance du bruit de quantification Figure 10 : Les éléments de base de la fonction de transfert du modulateur Figure 11 : Le modèle du modulateur Delta-Sigma Figure 1 : La distribution spectrale de la puissance de l erreur dans un modulateur Delta-Sigma Figure 13 : Conversion N/A à l aide d un buffer Figure 14 : Conversion N/A à l aide d un pont H Figure 15 : Définition standard des limites d un filtre passe bas Figure 16 : Délai d enveloppe pour les filtres IIR de 3 ième ordre les plus connues Figure 17 : Structure d un filtre FIR (Direct Form I) Figure 18 : Réponse en amplitude d un filtre FIR à 6 taps et de son filtre IFIR Figure 19 : Blocs fonctionnels du système de test d un convertisseur A/N intégré... 0 Figure 0 : Prédiction de la fonction de transfert de bruit... Figure 1 : Lieu des pôles et des zéros... Figure : SNR du modulateur Σ en dépendance de l amplitude du signal d entrée... Figure 3 : Spectre fréquentiel de la NTF avec en entrée un sinus (0.5FS, /3BW)... Figure 4 : Filtre Butterworth passif de 3 ième ordre avec une fréquence de coupure de 400 khz... 3 Figure 5 : Topologie simplifié d un filtre semi numérique au niveau transistor... 4 Figure 6 : Effets sur la réponse du filtre du au mésappariement normalisé des coefficients... 6 Figure 7 : Influence des filtres FIR et IIR sur la fonction de transfert du bruit... 7 Figure 8 : Modulateur Delta-Sigma de 3 ième ordre implémenté en structure CIFF dans Simulink... 8 Figure 9 : Les étapes de l initialisation de la détection de transition illustrés pour deux cas... 9 Figure 30 : Topologie simplifié des blocs fonctionnels du contrôle de mesure Figure 31 : La machine d état du bloc de contrôle Figure 3 : La structure simplifié de la détection de transition... 3 Figure 33 : La structure interne de la détection de transition Figure 34 : La simulation du fonctionnement du compteur de transition Figure 35 : La machine d état du calcul du gain Figure 36 : La structure interne du calcul du gain Figure 37 : La machine d état du calcul de l offset Figure 38 : La structure interne du calcul de l offset Figure 39 : La machine d état du calcul de la DNL Figure 40 : La structure interne du calcul de la DNL Figure 41 : La structure du test pass/fail du gain Figure 4 : La structure de la ressource d addition/soustraction et de sa valeur absolue Figure 43 : La structure de la ressource et l interne de la multiplication Figure 44 : Représentation fonctionnelle de la division Figure 45 : Le schéma de la programmation et de la lecture sérielle des registres selon l étant Figure 46 : Comparaison des modèles d un modulateur Σ CIFF de 3 ième ordre avec un OSR de Figure 47 : Simulation de la programmation des registres de limite Figure 48 : Résultats de simulation de la netlist du placement et routage dans le cas A Figure 49 : Résultats de simulation de la netlist du placement et routage dans le cas B Figure 50 : Structure de test du contrôle avec un convertisseur N/A idéal Figure 51 : Début de la rampe descendante simulé dans le système complet (16bit DAC, 8bit ADC) Liste des tableaux Tableau 1 : Comparaison de publications utilisant des filtres semi-numériques de reconstruction... 4 Tableau : Résultats de la synthèse et du placement et routage des cellules standard du modulateur... 4 Tableau 3 : Résultats de la synthèse et du placement et routage des cellules standard du contrôle

8 1 Introduction De nos jours la complexité des systèmes microélectroniques permet d intégrer de plus en plus de fonctionnalité sur une puce. L intégration de circuits numériques et analogiques sur la même puce permet de réaliser des systèmes complexes. Déterminer la qualité du comportement analogique des composants est difficile et coûteux, vu la nécessité de recourir à des appareils de mesure de haute qualité. Pour éviter cela il est possible d intégrer des circuits de test (BIST : Built-in-self-test) pour les parties analogiques directement sur la puce à côté du bloc analogique. Ceci nécessite de la surface supplémentaire qui n est pas directement destinée à la fonctionnalité (area overhead). Le test de qualité peut alors être effectué automatiquement par exemple lors de l initialisation du système. Dans ce travail il s agit de développer un système de test intégré pour convertisseurs A/N. Le processus UMC 0.18 µm permet d intégrer des circuits numériques et analogiques. Le convertisseur A/N est implémenté dans ce processus et fournit des données à 100 MHz codées sur 1 bits. Le test intégré doit par conséquent être fait dans le même processus et tourner au moins à 100 MHz. Le système de test a une partie qui est le stimulus et une autre partie qui est un système d analyse pour en déduire les caractéristiques. Le bloc de contrôle est utilisé pour générer le stimulus numérique qui est ensuite converti en analogique à l aide d un convertisseur N/A Delta-Sigma de haute résolution. Ce même contrôle est aussi responsable de récolter les données du convertisseur A/N et de calculer les spécifications définies. Stimulus (Conversion N/A) Circuit intégré Unité sous test : ADC 1 bits Analyse des caractéristiques Entré analogique Figure 1 : Les blocs fonctionnels de test ajouté pour Sortie numérique Ce rapport définit d abord les spécifications dont le contrôle serait capable et traite ensuite la théorie de la conversion Delta-Sigma. Ainsi on a toutes les informations pour développer le modulateur deltasigma dans Matlab. A partir des résultats du modèle Matlab une décision sur l architecture du modulateur est faite pour implémenter celle-ci dans un modèle Simulink dans lequel les paramètres extraits de Matlab sont injectés. Le modèle Simulink sert ensuite comme modèle pour implémenter le modulateur dans VHDL. Après cela la conception du filtre est faite. Une attention particulière est portée sur l influence du mésappariement des paramètres des transistors. En ce qui concerne le bloc de contrôle uniquement la détection de transition est analysée en détail. Les autres parties sont directement implémentées. 8

9 Théorie.1 Les tests statiques d un convertisseur A/N.1.1 Introduction Le test de convertisseurs A/N intégrés peut se faire de plusieurs manières dont la plus simple consiste à déterminer si celui-ci marche ou non. Un autre test est de vérifier si les spécifications du convertisseur A/N sont respectées ou plus pragmatiquement de quelle qualité il est. Pour accomplir cette tâche il y a la possibilité de tester avec des appareils de pointe qui permettent d appliquer et de relever les signaux à l extérieur de la puce. L inconvénient de cette méthode est premièrement le prix de l appareil de mesure qui est élevé et deuxièmement lors d un test en production, il est nécessaire d enlever le circuit de son environnement pour le tester. Une autre possibilité est d intégrer les tests sur la même puce qui contient le convertisseur A/N ce qui augmente la surface, par contre il ne faut plus d appareil de mesure et il est possible de tester le chip dans son environnement. Le défi est de garantir et/ou tester le fonctionnement correct du système de test intégré sur la puce. Finalement il est aussi possible d imaginer un test qui est une combinaison des deux méthodes mentionnées. Pour éviter des coûts élevés il devrait être possible que l interface puisse se faire avec un ordinateur ou un microcontrôleur qui est déjà disponible dans les systèmes complexes. Un système de test intégré est composé des parties suivantes Le contrôle de la mesure La génération du stimulus La récolte des données Les analyses des résultats Analysant les spécifications d un convertisseur A/N on s aperçoit qu il y a deux groupes de test Tests dynamiques - SNR (Signal-to-Noise Ratio) - SNDR (Signal-to-Noise and Distortion Ratio) - SFDR (Spurious Free Dynamic Range) - THD (Total Harmonic Distortion) Tests statiques - Gain - Offset - INL (Integral-non-Linearity) - DNL (Differential-non-Linearity) Les stimuli pour les tests dynamiques sont des sinus à fréquences donnés. Il s agit ensuite de faire une transformée de Fourier pour analyser les contraintes dynamiques. Ce type de test nécessite beaucoup de mémoire donc beaucoup de surface pour enregistrer les échantillons et aussi pour faire la transformée de Fourier. Même avec une réutilisation de la mémoire le système de test intégré basé sur des tests dynamiques sera très encombrant. Les tests statiques peuvent être analysés avec une rampe lente. En la balayant on peut déterminer le point minimal et maximal pour calculer ensuite le gain et l offset. L INL et la DNL peuvent être évaluées pendant le balayage en calculant ses valeurs pour chaque point, la valeur maximale de la DNL est conservée..1. Particularités du système.1..1 La détection de transition de codes Une des tâches les plus cruciales est de déterminer les transitions de code du convertisseur A/N. Les transitions sont détectées à partir des probabilités des codes qui viennent du fait qu il y a des variations dans la conversion. En faisant plusieurs mesures avec le convertisseur A/N sur le même code DAC, on 9

10 peut dresser un histogramme qui reflète la probabilité d un code ADC. Il s agit d une transition lorsque la moitié de l histogramme donc la moitié des mesures se trouvent en dessus du code ADC quantifié. La Figure montre les probabilités d une valeur ADC non quantifié pour mieux voir les transitions. Plus de la moitié de la courbe de probabilité du code DAC en vert (1) est en dessous du code ADC B ce qui veut dire qu il ne s agit pas du code B mais plutôt du code A. Par contre le prochain code DAC en orange () a plus de la moitié des mesures en dessus de B, par conséquent il y a une transition de code ADC. A droite de la figure les courbes de probabilité pour les codes 1, et 3 sont représentées en deux dimensions pour mieux les comparer. Code ADC Code ADC B A Code DAC Probabilité 1 Figure : Fonctionnement de la détection de transition.1.. La détection du point minimal et maximal Le point minimal et maximal sert à calculer le gain et l offset. Comme nous l avons déjà mentionné dans l introduction, les tests statiques se font en appliquant une rampe. Il y a trois possibilités de démarrer la rampe : (A) en partant d un code ADC non nul, (B) en partant d un code DAC non nul ou encore en partant sur les deux valeurs étant nulles. Ce dernier cas peut être considéré comme étant un cas spécial de (B) c est pour cela qu il n est pas mentionné dans la Figure 3. En ce qui concerne la fin de la rampe il y les trois cas analogues, sauf qu il s agit cette fois de la limite supérieure des échelles. Toute combinaison de (A),(B) avec (C),(D) est imaginable selon le gain et l offset. A code ADC C B D code DAC Figure 3 : Les départs et les arrivées sur les bords des échelles ADC et DAC pour une rampe.1..3 L accordement entre les échelles L échelle ADC contient les codes entre 0 et NADC -1 et celle du DAC les codes entre 0 et NDAC -1. La pente idéale est lors NADC -1 divisé par NDAC -1 ce qui peut être simplifié par la pente m simple. Dans ce cas une erreur est introduite qui est spécifiée dans (). L erreur relative calculée pour un convertisseur A/N de 1 bits et un convertisseur N/A de 16 bits reste minime. Dans la suite du rapport l accordement des échelles est automatiquement effectué avec la pente simplifiée. 10

11 m simple NADC NDAC = (1) NADC NADC NADC= 1 NDAC NDAC NDAC= m error, rel = = NADC () 1 NDAC Les calculs des paramètres Le calcul du gain Le gain est la pente entre les points extrêmes et se calcule de la manière suivante gain y y y diff max min = = (3) xdiff xmax xmin Pour un cas idéal le gain est égal à un pour des échelles de même taille après accordement. L axe des x représente le code DAC discret qui entre dans le convertisseur A/N. De ce fait, l erreur de quantification sur le stimulus peut être négligée par rapport aux valeurs x diff et y diff. En effet, celles-ci sont les différences entre les valeurs extrêmes de l échelle. NADC -1 Code ADC Gain INL Offset DNL q V ref = 0V NDAC -1 Code DAC Figure 4 : Le gain, l offset, la DNL et l INL de la caractéristique d un convertisseur A/N.1.3. Le calcul de l offset En prenant la formule d une droite y = gain x +q, l offset équivaut à q. Cette équation n est pas valable lorsque le zéro de la tension n est pas au zéro du code DAC comme il est montré sur la Figure 4. Dans ce cas il faut calculer la valeur de la pente à la tension zéro x(v=0) et soustraire la valeur de la pente idéale définie par les limites des l échelles. L offset peut alors s exprimer comme étant [ gain x( V = 0) + q] m x( = 0) offset = simple V (4) En calculant la valeur de q = y - gain x avec x la valeur du code DAC val_dac et y la valeur du code ADC val_adc, on peut réérire la formule (5). Les constantes sont en majuscule où DAC_VEQZ est la valeur DAC qui équivaut à la tension zéro étant typiquement NDAC-1 et ADC_VEQZ la même valeur rapportée sur l axe y donc sur le code ADC. offset = gain DAC _ VEQZ gain val_dac + val_adc ADC _ VEQZ (5) 11

12 Le calcul de la DNL La DNL (non-linéarité différentielle) est la déviation de la largeur idéale. La définition de cette largeur idéale est ambiguë et peut être soit un LSB ou la moyenne du pas [3, p. 87ff]. L avantage de prendre un LSB est que les résultats entre des convertisseurs peuvent être comparés. Le pas moyen permet que la DNL soit indépendante du gain et de l offset de la fonction de transfert. De plus la deuxième méthode permet d obtenir une DNL plus petite ce qui est favorable. La DNL peut être calculée pour chaque point, sauf le premier, mais souvent la valeur maximale est uniquement exprimée. Dans notre cas ou la tension est exprimée en code DAC, un compteur peut calculer la différence entre les transitions. Pour ne pas calculer la DNL pour chaque point il suffit d enregistrer la valeur minimale et maximale de ce compteur de transition. Dans ce cas la valeur de la DNL maximale est calculée une fois à la fin de la rampe. dnl max max( ctcntr_max ctmean, ctcntr_min ctmean ) = (6) gain. Convertisseur N/A Delta-Sigma..1 Introduction Pour obtenir un SNR élevé et une caractéristique linéaire, les conversions N/A de Nyquist nécessitent un bon contrôle de la technologie et un design complexe. La conversion N/A se fait en deux étapes. La première fait la conversion du signal numérique appliqué à l entré codé sur NBITS à la fréquence de Nyquist en 1 bit (bitstream) à une fréquence d échantillonnage ƒ S. La deuxième partie fait la conversion de 1 bit, représentant deux niveaux de quantification, à une valeur analogique équivalente. Avec deux niveaux de quantification la linéarité est garantie, car les deux états sont forcément alignés ce qui peut être différent quand il y a trois ou plus d états. Pour reconstruire le signal analogique il y a deux possibilités. Une consiste à avoir une conversion 1 bit qui représente la valeur numérique sur 1 bit en équivalent analogique. Il suit un filtre analogique IIR qui reconstruit le signal analogique à NBITS niveaux à partir du signal analogique à deux niveaux. Une autre possibilité est d implémenter un filtre FIR semi-numérique pour faire la reconstruction à partir du bitstream. Il rend superflu la conversion DAC 1 bit en temps que bloc fonctionnel. Les deux sorties des blocs analogiques indique qu il s agit d une tension différentielle. NBITS ƒ N Modulation 1 bit ƒ S 1bit DAC LPF digital analog Figure 5 : Topologie de la conversion N/A Le théorème de Nyquist-Shannon nous dit que la fréquence d échantillonnage ƒ N doit être au moins deux fois la bande passante ƒ B du signal échantillonné. On peut donc définir le sur-échantillonnage comme étant le rapport entre la fréquence d échantillonnage et la fréquence de Nyquist ƒ N du signal d entrée. OSR = f f S N f S = f Le système PCM (Pulse Code Modulation) permet de faire la conversion d une valeur numérique sur NBITS en un bitstream. Pour ne pas perdre de données il faut que l OSR soit supérieur aux possibilités représentables sur NBITS. Si on a alors des données sur NBITS à une fréquence de Nyquist ƒ N, il est possible de les représenter sans pondération sur 1 bit à une fréquence de NBITS ƒ N. En faisant ensuite B (7) 1

13 l addition sur OSR cycles d horloge, on revient à la valeur qui était représenté sur les NBITS pondérés. Un nombre de bits élevé nécessite donc beaucoup de temps pour être représenté sur l axe du temps... Le bruit de quantification Le fait de diminuer le nombre de bits revient à quantifier le signal. Dans une quantification il n est pas possible de représenter toutes les données, mais uniquement une partie ce qui revient à ajouter du bruit de quantification au signal. Plus la quantification est grossière plus il y a de bruit ajouté. L erreur faite par la quantification e[n] est limitée par le pas de quantification. Vu qu il ne s agit pas d un signal d entrée à niveau de quantification infinie, celui-ci est aussi limité par un pas δ qui détermine la limite. La limite peut être simplifiée comme montré dans l équation (8), si le pas δ est petit par rapport à ce qui est typiquement le cas lors d une quantification sur 1 bit. δ en [ ] δ + (8) La Figure 6 met en évidence les deux signaux discrets et quantifiés u[n] et v[n]. L erreur faite en quantifiant le signal u[n] par v[n] est représentée dans la Figure 7 dont sa valeur dépend de celle de u[n]. valeur quantifié v[n] u[n] e rms [n] + / u[n] δ valeur réelle - / Figure 6 : La quantification d un signal Figure 7 : Erreur de quantification en dépendance de la valeur La quantification peut être modélisée par une simple addition de l erreur de quantification e rms [n] au signal d entrée u[n]. De cette manière on linéarise la quantification en perdant la corrélation entre le signal d entrée et l erreur (cf. Figure 7). u[n] v[n] u[n] + e rms [n] + v[n] = u[n] + e rms [n] Σ Figure 8 : Linéarisation de la quantification par addition du bruit de quantification au signal d entrée Pour simplifier le calcul, les bornes de l erreur de quantification sont prises comme ± /. Le carré de la tension de l erreur ou la puissance de l erreur est alors e = Pe = = = e de 3 1 rms (9) Pour évaluer le gain de résolution introduit lors du sur-échantillonnage il est nécessaire de définir la densité spectrale de la puissance. Pour la suite on suppose que l erreur est un bruit blanc [1, p136]. Sous cette hypothèse celui-ci est uniformément distribué ente 0 et ƒ S /, ƒ S étant la fréquence d un signal quelconque. La densité spectrale peut alors être exprimé ainsi : S( e P = (10) e rms ) S( Pe ) = = f S 6 f S 13

14 Le rapport signal sur bruit est par définition le rapport entre un sinus d amplitude maximale et le bruit. La puissance du signal est alors la tension au carré divisée par deux. En exprimant l étendue de la tension en pas de quantification on peut écrire : N VPP / Ps = = (11) 8 Après avoir défini la puissance du signal ainsi que celui du bruit on peut exprimer le SNR. On constante qu avec chaque bit de plus le SNR augmente de 6 db. PS 3 N SNRdB = 10 log( ) = 10 log( ) N (1) P..3 Le sur-échantillonnage e Connaissant la densité spectrale du bruit de quantification, on peut comparer le bruit généré par une conversion de Nyquist à la fréquence de Nyquist ƒ N et celui généré par une conversion avec un suréchantillonnage à une fréquence ƒ S. Vu que ƒ S est strictement plus grand que ƒ N car sinon il ne s agit pas d un sur-échantillonnage on sait que la densité spectrale du bruit intégré sur la bande passante du signal est plus petite que pour la conversion Nyquist. L intégral sur tout le spectre reste le même. S(P e ) Pe f N Conversion de Nyquist Puissance du bruit dans la bande passante ƒ N / = ƒ B ƒ N ƒ N f f S S(P e ) P e Conversion PCM Puissance du bruit dans la bande passante ƒ B ƒ S / f Figure 9 : Distribution spectrale de la puissance du bruit de quantification En supposant qu on est capable d obtenir un filtre idéal (ie. fenêtre rectangulaire en fréquence) qui coupe tous ce qui est en dehors de la bande passante ƒ B du signal, on peut calculer le bruit de quantification qui s y trouve. Pour cela il suffit d intégrer la densité spectrale du bruit après suréchantillonnage sur la bande passante. f B f B Pe Pe, PCM = S( Pe ) df = Pe = (13) 0 f OSR La puissance du bruit dans la bande passante est réduite de 1/OSR par rapport à la puissance du bruit de la conversion de Nyquist ce qui permet de recalculer le SNR : S 14

15 SNR db 3 N = 10 log( OSR) N + 10 log( OSR) (14) Le rapport signal sur bruit augmente de 6 db avec chaque bit de plus et en doublant l OSR on peut gagner 3 db ce qui équivaut à 0.5 bits de précision...4 Modulation Delta-Sigma Une amélioration du rapport signal sur bruit est obtenue en repoussant le bruit de quantification en dehors de la bande passante (Noise Shaping). Qualitativement cela est représenté dans la Figure 10. La combinaison du nombre de niveau de quantification, du sur-échantillonnage et de la fonction de transfert du bruit détermine la densité du bruit dans la bande passante, donc le rapport signal sur bruit. Pe f S S(P e ) Conversion Delta-Sigma Puissance du bruit dans la bande passante NTF ƒ B ƒ S / f Figure 10 : La distribution spectrale de la puissance de l erreur dans un modulateur delta-sigma Dans une conversion delta-sigma la première fonction est d augmenter la fréquence du signal d entré à la fréquence d échantillonnage ƒ S en remplissant les codes manquants avec la valeur d entrée maintenu (first order hold). Le modulateur delta-sigma implémente la caractéristique représentée dans la Figure 10 en tenant compte de l erreur de quantification faite sur l échantillon précédent. NBITS ƒ N OSR NBITS ƒ S Σ Modulation 1 bit ƒ S 1bit DAC LPF digital analog Figure 11 : Topologie du convertisseur N/A delta-sigma Lors du sur-échantillonnage on peut faire une interpolation plus complexe qui aide à éviter des changement abruptes du signal d entrée au modulateur ce qui permet au filtre de reconstruction de mieux recréer le signal analogique. Le modulateur le plus simple est une intégration discrète de pôle un. Mais toute combinaison d intégrateur et de résonateur peut être imaginée. L ordre du modulateur est déterminé par le nombre d éléments de base cascadés. Pour améliorer un modulateur d ordre donné, il faut optimiser les pôles, les zéros et le gain en pondérant les signaux. Intégrateur : 1 H ( z) = z 1 Résonateur : z H ( z) = z 1 + z -1 + Figure 1 : Les éléments de base de la fonction de transfert du modulateur z -1 15

16 En prenant la fonction de transfert d un modulateur complet comme étant H(z) et une quantification linéaire (Figure 8), on peut assembler le modèle représenté dans la Figure 13. La sortie v[n] peut être écrite en tant que v Figure 13 : Le modèle du modulateur delta-sigma [] n = H z) ( v[] n s[] n ) + e [ n] v[ n] = STF s[ n] + NTF e [ n] ( (15) rms La mise en évidence de la fonction de transfert du signal (Signal Transfert Function, STF) et celle du bruit (Noise Transfert Function, NTF) permet de les définir en tant que H ( z) STF = (16) 1+ H ( z) 1 NTF = 1+ H ( z) (17) Pour le calcul du rapport signal sur bruit final, il ne suffit pas uniquement de tenir compte du bruit dans la bande passante car il faut encore par la suite filtrer le bruit généré par la fonction de transfert du bruit qui se trouve en dehors de la bande passante. Tout bruit, qui n est pas assez fortement atténué en dehors de la bande passante décroît le rapport signal sur bruit. La pente de la fonction de transfert est de l ordre du modulateur fois +0 db par décade. Cela implique que le filtre doit être avoir l ordre du modulateur ou plus pour autant qu il s agisse uniquement de filtres à réponse impulsionnelle infinie. La limite de la fonction de transfert du bruit à ƒ S / est définie par H inf déterminant le gain du bruit à l infini. Une valeur plus grande que 1 de H inf permet d augmenter la bande passante. Il n est pas conseillé de prendre des valeurs plus grandes que 1.5 [4] pour des quantifications sur 1 bit. En calculant la puissance de l erreur qui résulte de la modulation [1] on obtient la formule (18) ou est le pas de quantification et n l ordre du modulateur. P e, Σ s[n] n π = OSR 1 n + 1 (n+ 1) = P e, PCM n π OSR n + 1 En comparant la puissance de l erreur d un modulateur delta-sigma à celui d un système PCM on peut identifier le rôle que joue le modulateur. On s aperçoit que l OSR a une forte influence sur la puissance du bruit dans la bande passante...5 Conversion N/A + t[n] _ e rms [n] H(z) u[n] + v[n] Comme déjà mentionné, la conversion N/A 1 bit n est pas nécessaire avec un filtre FIR seminumérique. Elle convertit le niveau logique en une tension analogique. La plus simple implémentation est d avoir un buffer CMOS qui fournit assez de courant pour que les temps de montée et de descente soient assez rapides. Toute différence entre le temps de montée et de descente induit une erreur de gain. Un problème fondamental de cette structure est le courant direct qui circule entre l alimentation et la masse pendant les instants de commutation. Pour éliminer ce problème on peut commander les transistors afin de pincer le courant avant d enclencher l autre transistor. Cette méthode en différentiel est appelée pont-h et montré dans la Figure 15. n rms (18) 16

17 in out φ p charge φ 1p φ 1n φ n Figure 14 : Conversion N/A à l aide d un buffer Figure 15 : Conversion N/A à l aide d un pont H En supposant que l horloge est idéale, il faut que les temps entre le flanc montant de l horloge et le changement de sortie du DFF qui enregistre le bit à convertir, soit le même pour une flanc montant et un flanc descendant à la sortie. Avec les DFF des cellules standard on n obtient pas ces spécifications, alors soit un DFF spécial est utilisé soit un circuit logique éliminant ce problème est implémenté...6 Filtre analogique de reconstruction Le filtre analogique de reconstruction reçoit le bitstream et doit en reconstruire le signal analogique, correspondant au signal numérique appliquée à l entrée du DAC. Les définitions des limites de ce filtre se déduisent directement à partir de la fonction de transfert du bruit du modulateur delta-sigma représenté dans la Figure 10. Le filtre idéal n atténue pas le signal dans la bande passante et atténue à l infini en dehors de la bande passante. La définition du filtre ne se fait pas uniquement dans le domaine fréquentiel ou il s agit de sélectionner la bande passante mais aussi dans le domaine temporel. Souvent il s agit de trouver un compromis entre les deux domaines. Pour des filtres passe-bas le domaine fréquentiel est défini par la fréquence de la bande passante ƒ PASS et la variation acceptable du signal dans celle nommé A PASS ainsi que la bande d atténuation limitée par ƒ STOP dont la suppression du signal est définie par A STOP. Entre les deux fréquences se trouve le domaine de transition qui dépend du type et de l ordre du filtre choisi. La définition dans le domaine temporel est souvent faite par le délai de l enveloppe. Magnitude [db] 0 A PASS A STOP 0 ƒ PASS ƒ STOP ƒ S / Fréquence [Hz] Figure 16 : Définition standard des limites d un filtre passe bas Figure 17 : Délai d enveloppe pour les filtres IIR de 3 ième ordre les plus connues Chaque signal entrant dans le filtre subit un certain délai. Pour un sinus pur, ce délai peut être représenté comme un déphasage, dépendant de la fréquence. Cette dépendance est en général exprimée par le délai de l enveloppe D (group delay) qui s exprime selon la formule (19). Supposons que nous avons des sinus à fréquences différentes appliquées tous en même temps à l entrée du filtre et que nous désirons que cette même composition de sinus sorte du filtre sans subir un changement quelconque. Un délai d enveloppe constant garanti que le déphasage est le même quel que soit la fréquence, donc le signal n est pas déformé. En ayant une composition de sinus dont le délai est toujours le même ça équivaut à ne pas changer la composition ce qui donne un délai de l enveloppe constant. Quelques délais d enveloppe pour des filtres IIR sont représentés dans la Figure 17. Les 17

18 filtres FIR à fenêtre symétrique on tous un délai d enveloppe constant équivalent à la moitié de la largeur de la fenêtre c est-à-dire son ordre. dϕ( f) D = (19) df Le filtre de reconstruction peut être une combinaison de plusieurs types dont leur cascade permet d obtenir les spécifications. Pour obtenir de bons résultats il est important de tenir compte des sensibilités aux variations technologiques. En général il y deux groupes de filtres : IIR (Réponse Impulsionnelle Infinie) FIR (Réponse Impulsionnelle Finie) Les avantages des filtres FIR sont la coupure des fréquences plus raide et le délai d enveloppe moins important que pour les filtres IIR. Le désavantage est l ordre important pour obtenir une coupure raide ce qui induit un circuit encombrant. Il y a plusieurs types de filtres IIR à mentionner Butterworth Bessel Chebyshev Elliptique Le filtre Butterworth permet d avoir une bande passante plate et une descente asymptotique de -0 db/déc par ordre qui se termine théoriquement à l infinie. A la fréquence de coupure l atténuation est de -3 db. A cause de ces qualités il est utilisable pour des cas généraux. Le désavantage par rapport aux filtres plus complexes est la faible pente de la fonction de transfert. Les filtres de Bessel ont l avantage que le délai d enveloppe dans la bande passante est constant. Le désavantage par rapport au filtre Butterworth est que le croisement de l asymptote de la pente et le 0 db de l amplitude est plus grand que la fréquence de coupure. Le filtre Chebyshev est décrit par des polynômes et permet d obtenir une descente plus importante par contre il y a des ondulations dans la bande passante, ce qui ne pose aucun problème lorsque l entrée du filtre est un sinus parfait à fréquence unique, par contre pour un signal d entrée à multiples fréquences la réponse est perturbée par les ondulations dans la bande passante. Une descente plus raide est obtenue par un filtre elliptique qui possède aussi des ondulations dans la bande passante, par contre l atténuation en dehors de la bande passante subit aussi des ondulations. Ses pôles sont répartis sur la partie gauche d une ellipse quand aux zéros ils sont sur l axe imaginaire. Les filtres FIR ne sont en général pas utilisés dans des circuits analogiques. Mais vu que le signal de sortie du modulateur est numérique, il est possible d implémenter un filtre FIR semi-numérique qui sort une valeur analogique. Dans ce cas la conversion N/A sur un bit en temps que bloc fonctionnel est superflue. Les FIR numériques sont en général assez simple à implémenter par contre il faut faire attention à la quantification des coefficient ainsi qu aux dépassement des limites des additionneurs. En utilisant plus de coefficient il est possible de créer un ordre plus grand, on obtient une sélectivité fréquentielle plus précise. La suppression du signal en dehors de la bande passante dépend de l ordre et du type du filtre par contre la plus grande sensibilité revient aux erreurs de quantification des coefficients et au rapport entre le coefficient le plus petit et le plus grand. Le Figure 18 montre une implémentation des filtres FIR numériques. 18

19 x[n] z -1 znz -1 z -1 z -1 α 0 α 1 α N-1 α N + y[n] Figure 18 : Structure d un filtre FIR (Direct Form I) Figure 19 : Réponse en amplitude d un filtre FIR à 6 taps et de son filtre IFIR Il existe plusieurs méthodes de design des filtres FIR à mentionner : Les filtres à ondulations équilibrées (equiripple) et les filtres de fenêtre plus conventionnels. Les filtres à ondulations équilibrées essayent des minimiser les coefficients pour les spécifications déterminés dans la Figure 16. Cette définition n est pas forcément la meilleure, notamment pas dans le cas d un modulateur delta-sigma qui réagit comme filtre passe haut pour le bruit de quantification. En utilisant un délai de plusieurs échantillons entre les coefficients on élargit la fenêtre temporelle ce qui induit un rétrécissement en fréquence. On les nomme filtre d interpolation FIR (IFIR). Si on a par exemple un délai de deux échantillons on rétrécit la réponse fréquentielle de 0 à ƒ S aux fréquences 0 à ƒ S /. Le résultat peut être comparé sur la Figure 19. L avantage est que, la bande de transition est ellemême aussi rétrécie et permet ainsi une sélection plus précise des fréquences. Ces filtres IFIR sont uniquement utilisables quand on peut garantir qu il n y a pas de signaux dans les trous d atténuation ou si par la suite ceux-ci sont eux-mêmes supprimés. L implémentation des filtres peut être répartie comme suite : IIR - Passif (RLC) - Actif (RLC, Gm-C, Switched Capacitor, Log/Anti-Log) FIR - Semi numérique La plus simple implémentation des filtres IIR est réalisable à partir des éléments passifs. Une combinaison RLC forme alors un élément qui détermine les pôles et les zéros. La fréquence de coupure est déterminée par les valeurs des éléments passifs et difficiles à obtenir précisément. Des fréquences de coupure basses demandent des grandes valeurs aux éléments ce qui peut devenir très encombrant sur la puce non seulement pour des capacités mais aussi pour des inductances qui posent encore d autres problèmes de réalisation. Un problème fondamental est que la conversion 1 bit doit être capable de piloter la première capacité. Les implémentations actives ont toujours une pièce critique étant l amplificateur opérationnels qui doit avoir une grande linéarité afin d obtenir une bonne linéarité du signal de sortie. Les filtres FIR peuvent être implémentés comme des filtres semi numériques c est-à-dire que le décalage se fait dans le domaine numérique par contre la sommation des courants pondérés est faite analogiquement. L avantage de cette méthode par rapport à une conversion multi-bit est que la linéarité est préservée car la conversion à un bit est linéaire, et que de la somme des caractéristiques linaires résulte à nouveau une caractéristique linéaire. En supposant qu il n y a pas de capacités, le filtre maintient la valeur de la sortie analogique pendant une unité de temps ce qui revient à un filtre rectangulaire dans le temps et équivaut à un filtre sinc dans le domaine fréquentiel avec le premier croisement du zéro étant à la fréquence d échantillonnage. Dans le cas d un grand sur-échantillonnage, cet effet ne sert pas à l atténuation du signal dans les régions critiques. 19

20 3 Conception 3.1 Le système de test de convertisseur A/N intégré Les tests statiques se font à l aide d une rampe. Elle peut être généré analogiquement [5] ce qui a l avantage que la génération du stimulus utilise relativement peu de surface sur la puce. Par contre la souplesse du type de stimulus n existe pas et il est assez difficile d obtenir la précision requise qui est assez sévère puisqu elle doit être supérieure à celle du convertisseur A/N. Une plus grande souplesse est obtenue en utilisant un convertisseur N/A et un contrôle qui génère le stimulus numériquement. Pour la rampe cela revient à un simple compteur par contre pour des stimuli plus complexes on peut aussi avoir une table qui enregistre les données du stimulus. Pour des raisons de souplesse et de simplicité la deuxième solution est envisagée. La Figure 0 montre l approche choisie. Elle contient un convertisseur N/A générant le stimulus et un bloc de contrôle. Il est impératif que la résolution du convertisseur N/A soit supérieure à celui du convertisseur A/N afin de pouvoir déterminer l erreur de celui-ci. La différence de résolution doit être au moins bits [1, p.10] mais pour obtenir des résultats plus précis la différence doit être plus grande. Circuit intégré Signaux de contrôle DAC 16 bits Contrôle Entrée analogique ADC 1 bits Sortie numérique Figure 0 : Blocs fonctionnels du système de test d un convertisseur A/N intégré Supposant que le bloc de contrôle n a pas de problèmes de fonctionnement puisqu il est purement numérique, il reste à tester la qualité du convertisseur N/A ainsi que celle du convertisseur A/N pour garantir que le test intégré fournit des résultats valables. 3. Le convertisseur N/A Delta-Sigma 3..1 Conception du modulateur Σ dans Matlab La conception du modulateur delta-sigma a été fait avec la Toolbox de [11]. Elle permet d évaluer théoriquement les paramètres du modulateur et ainsi de les simuler pour une structure de modulateur donnée. L approche consiste à évaluer la fonction de transfert du bruit d un modulateur avec les pôles et les zéros optimisés, d en déduire les coefficients pour une implémentation, de les limiter en précision en les quantifiant et ensuit de réévaluer la fonction de transfert du bruit. De cette manière on peut se rendre compte de la limitation induite en quantifiant les coefficients. Par contre on ne peut pas en déduire la précision du modulateur complet, car les sommations des valeurs pondérées sont toujours non limitées. Toutefois l erreur de la réponse du modulateur est plus sensible à l erreur induite par la quantification des coefficients que par les erreurs faites sur la sommation ce qui nous donne une très bonne estimation de la qualité du modulateur. Le modulateur théorique est déterminé par les paramètres suivants : L ordre Le sur-échantillonnage OSR Le gain à l infini H inf de la fonction de transfert du bruit L influence des paramètres est expliquée dans les chapitres..3 et..4. En ayant uniquement une limitation sur le SNR le choix des paramètres est libre, néanmoins il est préférable de minimiser 0

21 l OSR afin d avoir une bande passante plus grande, ce qui réduit le temps de mesure du système. Vu que l ordre détermine l amplitude d entrée maximale pour garantir une certaine stabilité, l ordre ne devrait pas dépasser trois. L OSR découle ensuite du SNR car le gain à l infinie H inf ne change pas significativement la qualité du modulateur, car elle est limitée à 1.5 pour des systèmes 1 bit. La fonction de transfert d un modulateur de troisième ordre avec un sur-échantillonnage de 18 et un gain à l infini de 1.3 avec une optimisation des pôles est décrit dans la formule (0). 3 ( z 1) H P ( z) = (0) ( z 0.77) ( z 1.708z ) Une optimisation des zéros déplace deux zéros de l origine vers la limite de la bande passante ce qui est montré dans la Figure 1 - permettant de diminuer la moyenne du bruit dans la bande passante donc d augmenter le SNR (cf. Figure 3). L optimisation des zéros les écarte en restant fidèle au cercle unitaire. La fonction de transfert s écrit alors H PZ ( z) = ( z 1) ( z z+ 1) ( z 0.77) ( z 1.708z ) + (1) La quantification des coefficients est déterminée par le nombre de bits qui forment la fraction de la représentation numérique du coefficient, car les valeurs sont plus petites que un. Si le nombre de bits de la fraction est grand il est possible de s approcher le la fonction de transfert H PZ, mais des essais ont montré qu il faut au moins 10 bits pour que les zéros optimisés soient maintenus. Dans des technologies CMOS modernes cela ne pose pas trop de problème lors de l implémentation, par contre dans ce cas il est préférable de diminuer le nombre de bits de la fraction et de faire tourner le modulateur à une fréquence plus haute ce qui donne un OSR plus grand pour une bande passante donnée. La fonction de transfert à coefficients point fixe avec une fraction de 6 bits est décrite dans la formule (). 3 ( z 1) H FP ( z) = () ( z ) ( z 1.755z ) Pour optimiser en surface le circuit résultant, les coefficients sont implémentés comme constantes, ce qui permet d optimiser le circuit lors de la synthèse. Le circuit devient plus petit si on diminue le nombre de bits des coefficients mais cela influence aussi la caractéristique du modulateur. On peut encore optimiser le circuit en choisissant une bonne combinaison de la structure d implémentation. Le coefficient le plus simple à implémenter est un zéro. Si on a uniquement un 1 et que les autres valeurs sont à 0 cela revient à un simple décalage de la variable à multiplier, par contre il est encore nécessaire de faire l addition avec les autres valeurs pondérés. La fraction formée uniquement de 1 peut être généré en soustrayant la pondération qui est le complément à deux de la variable. Le pire coefficient à implémenter a un nombre égal des 0 et des 1. 1

22 Figure 1 : Prédiction de la fonction de transfert de bruit Figure : Lieu des pôles et des zéros Données du modulateur : Ordre : 3 OSR : 18 H inf : 1.3 Implémentation : CIFF Quantification : 1 bit Fraction des coeff. : 6 bits Données de la FFT : Nombre de bins : Type de fenêtre : NBW : 64k Hanning 1.5 / 64k Figure 3 : SNR du modulateur Σ en dépendance de l amplitude du signal d entrée Figure 4 : Spectre fréquentiel de la NTF avec en entrée un sinus (0.5FS, /3BW)

23 3.. Conception du filtre de reconstruction Problèmes des filtres RLC passifs Avec des éléments RLC passifs il est possible de créer des pôles et des zéros. En n utilisant pas de résistances on n a théoriquement pas de perte de tension sauf sur la résistance interne de la source, et bien entendu sur la résistance de charge. Le pont résistif formé par ces deux résistances induit une perte de tension équivalant au rapport des résistances. En supposant une résistance de charge de 10 MΩ et une précision de 100 db il faudrait que la résistance interne soit en dessous de 100 Ω. Figure 5 : Filtre Butterworth passif de 3 ième ordre avec une fréquence de coupure de 400 khz Le problème est de pouvoir suivre le signal numérique en chargeant la première capacité. Ce courant doit être fourni par un transistor (cf. Figure 14, Figure 15) qui a lui-même une résistance R souvent définie par l inverse de la résistance étant la conductance Gm. En prenant un signal numérique de 100 MHz et son temps de montée et de descente étant un dixième de la période, la constante de temps est La résistance et la conductance sont alors τ = R C = 1 / Gm C = 1ns (3) R = τ / C = 1ns / 0nF = 0.05 Ω (4) Gm = 1/ R = 0 S Dans le meilleur des cas le transistor opère en faible inversion ce qui donne le courant suivant qui passe le transistor. I D = nu T Gm 30mV (0S) = 1A (5) Ces 1 A sont beaucoup trop de courant pour un circuit CMOS standard ce qui rend irréalisable le circuit. Un autre problème est le délai d enveloppe qui n est pas négligeable pour des filtres Butterworth d autant moins que l ordre est grand. Les filtres FIR n ont pas ces problèmes car le délai d enveloppe est constant donc le signal dans sa composition reste le même Comparaison de quelques publications Une comparaison de publication utilisant des filtres FIR semi-numériques nous fournit les résultats assemblés dans la Tableau 1. Il est à constater que la fréquence de coupure du filtre IIR est toujours en dessus de la bande passante du modulateur, pour éviter que le délai de l enveloppe (cf. Figure 17) ne pose des problèmes dans le domaine temporel. Plus ces deux fréquences sont éloignées, moins il y a des chances qu il y ait une grande différence entre le délai d enveloppe pour les fréquences de la bande passante. Dans les publications [6] et [7] celui-ci est 10 fois respectivement 6 fois la fréquence de la bande passante parce que le filtre passe pas doit seulement faire effet quand l atténuation du filtre FIR seminumérique n est plus capable d atténuer suffisamment la fonction de transfert du bruit du modulateur ce qui est notamment le cas dans la zone d image de la bande passante centrée autour de la fréquence d échantillonnage. Il est clair que l atténuation du filtre IIR a préférablement lieu auparavant, mais cela est accepté au bénéfice d un délai d enveloppe constant sur la partie pas ou faiblement atténuée. Pour les filtres FIR de courrant la conversion courrant tension nécessite un amplificateur 3

24 opérationnel qui peut directement être utilisé pour créer un filtre RC actif. Ceci explique l ordre du filtre IIR et l implémentation du filtre IIR et FIR dans ces deux publications. La référence [8] est différente car le modulateur a un très bas sur-échantillonnage pour obtenir une large bande passante. Un grand SNR est dans ce cas fournit par l ordre du modulateur qui est 4. Vu que le rapport des fréquences de l échantillonnage et de la bande passante n est pas aussi grand, il est possible d obtenir des résultats du FIR semblables aux deux publications précédents avec un ordre plus petit. Le problème de l image de la bande passante est dans ce cas d autant plus important. C est pour cela qu il est nécessaire d avoir un filtre IIR qui atténue suffisamment cette partie. Dans une dernière publication ils ont réussi à faire un filtre IFIR de grand ordre avec uniquement 9 coefficients qui ne sont pas à zéro. Malheureusement il est complètement inutile comme filtre de reconstruction car il serais extrêmement difficile de filtrer les images du filtre IFIR qui sont très proches l un de l autre du a une importante interpolation. Ceci est irréalisable en voulant éviter une différence de délai d enveloppe trop importante. Donc uniquement un filtre idéal de grand ordre pourrais relever ce défi qui n est pas réaliste. Dans la publication ils ont soigneusement évité de démontrer les problèmes, ce qui explique qu ils n ont pas conçu le filtre IIR qui suit. Tableau 1 : Comparaison de publications utilisant des filtres semi-numériques de reconstruction Σ FIR IIR Résultats Spécifications Référence Fs [Hz] OSR Ordre Taps Ordre Ordre Fréquence de coupure Implémentation Implémentation Bande passante [Hz] DR [db] SNR [db] SNDR [db] Processus [µm] Surface [mm ] [6] 7.6M Current 1 00k ARC 1 k [7] M Current 1 4k ARC 1 3.9k [8] 35M SC 1 4 M SC 1.1M [9] 65M Current M Précision des coefficients du filtre FIR semi numérique La qualité du filtre semi numérique est limitée par le mésappariement et le rapport entre les coefficients. Chaque erreur sur ces paramètres affaiblit l atténuation en dehors de la bande passante. Le rapport entre les coefficients dépend du type de filtre FIR choisi, mais pour une partie majeure l affaiblissement est environ le même. Les erreurs des valeurs absolues peuvent être compensées par un ajustage d un gain global s appliquant sur touts les coefficients. Σ Modulator z -1 z -1 z -1 digital analog bias bias bias α 1 α I 1 I I k QN 1 Q 1 QN Q QN k Q k α k Current-voltage converter + 1st order LP filter Out + Out - Figure 6 : Topologie simplifié d un filtre semi numérique au niveau transistor 1 SC : ARC : Switched Capacitor Active RC Filter 4