INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

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1 INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE N attribué par la bibliothèque T H E S E pour obtenir le grade de DOCTEUR DE L INP Grenoble Spécialité : Micro et Nanoélectronique préparée au laboratoire de STMicroelectronics Crolles et à L'institut de Microélectronique, Électromagnétisme et Photonique dans le cadre de l Ecole Doctorale «Electronique, Electrotechnique, Automatique, Télécommunication, Signal» présentée et soutenue publiquement par Robin Cerutti Le 21 décembre 2006 Transistors à Grilles Multiples adaptés à la conception DIRECTEURs DE THESE Francis BALESTRA Thomas SKOTNICKI JURY M.Gérard GHIBAUDO, Président M. Jean-Michel SALLESE, Rapporteur M.Denis FLANDRE, Rapporteur M.Francis BALESTRA, Directeur de thèse M.Thomas SKOTNICKI, Co-Directeur de thèse M.Simon DELEONIBUS, Examinateur M.Jean-Pierre SCHOELLKOPF, Membre invité M.Philippe CORONEL, Membre invité

2 Je dédie ce travail à mes grands parents

3 Remerciements Remerciements Je tiens tout d abord a remercier Thomas Skotnicki pour m avoir permis de réaliser ma thèse au sein de l équipe des module avances de STMicroelectronics, Crolles. DZiekuje bardzo Tomasz. Je tiens aussi a remercier Francis Balestra pour m avoir encadré au cours de ce travail de thèse. Je remercie aussi tout particulièrement Philippe Coronel qui a joué à la perfection les rôles de coach/mentor et m a permis de laisser libre cours a mon imaginations afin d apprendre à inventer. J ai eu la change d évoluer pendant trois ans dans une équipe particulièrement brillante, dynamique et sympathique et dans laquelle je me sentais très bien. Je remercie donc Frédéric Boeuf, Stéphane Denorme, Stéphane Monfray, Rossela Ranica, Daniel Chanemougame, Claire Fenouillet, Claire Gallon, Alexandre Mondot, Alexandre Villaret, Benjamin Dumont, Markus Muller, Anne Vandoren, Pascale Mazoyer, Laurent Gayet, Clément Charbuillet et Fabrice Payet. Puis, dans cette équipe je tiens à remercier particulièrement collègues directes, spécialistes des intégrations multi-grilles. Merci à Samuel Harrison, Jessy Bustos, Romain Wacquez, Arnaud Pouydebasque et Antoine Cros. Jean-Pierre Schoellkopf était mon lien privilégié avec les équipes de design et est aussi à l origine de mon émancipation inventive. Je l en remercie. François Leverd est la personne qui a rendu possible nos intégrations grâce à son expertise de gravure. De même Alexandre Talbot et Nicolas Loubet ont par leur maitrise des techniques d épitaxie pu répondre à nos besoins. Dominique Dellile nous a lui permis de mettre en image nos structures. Merci! Notre interaction avec le LETI était aussi productive qu agréable je tiens donc à remercier Yves Morand, Bernard Guillaumot, Maud Vinet, Julie Widiez., Thierry Poiroux pour de bons moments de «BrainStorming» ainsi que toute l équipe de Simon Deleonibus. Un «Grand merci» a Marie-Pierre Samson et Sophie Descombes pour le suivi de nos lots au Leti. Je tiens à remercier aussi Wipa Chaisantikulwat et Xavier Jehl pour leur travail de caractérisation avancé sur mes dispositifs. Enfin j ai une pensée pour Delphine Aime, Laurent Rubaldo, Aomar Halimaoui, Brice Tavel, Romain Gwoziecki, Olivier Weber et toutes les personnes avec qui j ai travaillé. Ecrivant ces remerciements de New York, c est avec grand plaisir que je me remémore les instants passés en votre compagnie. Merci R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 3

4 Sommaire REMERCIEMENTS 3 GLOSSAIRE 9 INTRODUCTION 16 CHAPITRE 1: LE TRANSISTOR MOS ET SON EVOLUTION VERS LES GENERATIONS FUTURES ) Le transistor MOS: Généralités ) Principe de fonctionnement et architecture générale du transistor MOS ) Description des principaux régimes de fonctionnement et paramètres électriques associés ) régime de faible inversion ) La tension de seuil ) Le régime de forte inversion ) La figure de mérite I on /I off ) Les effets parasites à contrôler ) Les effets canaux courts ) Le contrôle des effets canaux courts : impact des principaux paramètres technologiques ) L implantation des poches et des halos ) L optimisation de la profondeur de jonction et de la diffusion latérale des dopants ) Les résistances séries : impact sur le courant de saturation ) Les effets quantiques et la déplétion de grille ) Le besoin des architectures à films minces, le SOI et le SON, pour le contrôle des effets canaux courts ) Les différents types d architectures SOI ) L effet Kink ) Le FDSOI et le SON ) L intérêt du transistor FDSOI et SON ) L impact de l épaisseur du film de conduction TSi ) L impact de l épaisseur du BOX, l effet Ground Plane ) Les problèmes liés à l utilisation du FDSOI et SON ) Un dispositif de rupture pour les prochains nœuds technologiques, le transistor à grilles multiples ) L intérêt de l architecture à grilles multiples ) L effet de la géométrie du transistor ) L inversion volumique et le champ effectif 51 R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 4

5 Sommaire 1.4.2) L impact de l architecture à grilles multiples sur la tension de seuil et la pente sous le seuil ) L «impact» de l architecture à grilles multiples sur l ITRS roadmap ) Bilan du chapitre 1 57 CHAPITRE 2: LES TRANSISTORS A GRILLE MULTIPLES DANS UN ENVIRONNEMENT NANO-CMOS ) Traduction de ces nécessités en Défis techniques ) Les réponses technologiques ) FINFET et Tri-Gate ) Transistors plan à grille enrobantes ou indépendantes ) Transistors verticaux à grille multiples ) Bilan ) Présentation du transistor planaire à grille enrobante : Etat de l art et compatibilité avec la définition de circuits ) Les challenges alliés à l intégration planaire à grille enrobante ) Procédé de fabrication du transistor à grille enrobante utilisant la technologie GAA SON ) Les principaux résultat de l état de l art ) L inverseur en technologie GAA SON ) Le point mémoire SRAM en technologie SON ) Problèmes et limitations de l intégration circuit de la technologie GAA SON ) Un concept nouveau: Le transistor à grille multiple adapté à la conception. 83 CHAPITRE 3: REALISATION TECHNOLOGIQUE D UN TRANSISTOR PLAN A GRILLE ENROBANTE ADAPTE A LA CONCEPTION ) Présentation générale du procédé de fabrication ) Module 1 Substrat avec les zones de grille enterrée ) Description générale du module de définition du substrat ) Création du germe d épitaxie définissant la zone de grille enrobante ) Epitaxie de la structure ) Présentation de la technique d épitaxie [Talbot, 2004] ) L épitaxie pour l intégration de dispositifs ) L épitaxie du Pseudo Substrat ) Module 2 : Isolation du transistor et réalisation du tunnel de grille inférieure ) Définition de la zone d isolation. Un nouveau concept adapté à notre grille enrobante ) Technique d alignement de notre architecture ) Réalisation du tunnel de grille inférieure. 106 R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 5

6 Sommaire ) La gravure sélective du SiGe ) La shibaura CDE80 : description de l équipement ) Procédé de gravure sélective ) Application de la gravure isotrope par plasma délocalisée à notre architecture ) Module 3 Définition de la Grille enrobante ) Dépôt des matériaux définissant la grille ) Photolithographie et gravure de la grille ) Module 4 et 5 Implantation des Sources et Drains, siliciuration recuits et Back End ) Conclusion 123 CHAPITRE 4: CARACTERISATION ELECTRIQUE DU TRANSISTOR A GRILLE ENROBANTE ADAPTE A LA CONCEPTION ) Extraction des principaux paramètres électriques de transistors isolés ) Les structures de test ) Méthode d extraction ) Extraction des courants I ON et I OFF ) Extraction de la tension de seuil Vth ) Extraction de la pente sous le seuil ) Extraction du DIBL ) Résultats : Paramètres électriques des transistors isolés en régime statique ) Observation des courbes I D (V G ) ) Observation sous le seuil : pente et effet canaux courts ) Extraction des courbes I ON (I OFF ) ) Etude approfondie des propriétés électriques de nos transistors à grille enrobante ) Etude de l effet de l auto-échauffement [CROS 2005a] ) Effet de la température sur les paramètres électriques ) Méthode d extraction de l effet d auto-échauffement ) Résultats et interprétations ) Extraction de la mobilité ) Les méthodes d extraction de mobilité utilisées ) Méthode Split C(V) ) Méthode fonction Y(V) ) La Magnétorésistance ) Résultats expérimentaux et interprétations ) Effet de la réduction de la longueur de grille sur la mobilité ) Etude de bruit : analyse de l interface diélectrique-canal ) Extraction de la Résistance Série 157 R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 6

7 Sommaire 4.2.5) Caractérisation de la présence du canal parasite à très basse température ) Conclusion sur les perspectives d utilisations du transistor 164 CHAPITRE 5: LE MODELE SIMPLIFIE DOUBLE GRILLE MASTAR ) Description du modèle MASTAR DG à grilles symétriques ) Etude d une Transformation tension diffusion adaptée au transistor DG symétrique ) La VDT dans un transistor standard ) La différence de potentiel impliqué par la géométrie DG et son impact sur les effets canaux courts ) La tension de seuil ) La pente sous le seuil ) Le champ effectif ) Le courant de saturation I ON ) Validation du modèle ) La tension de seuil et le SCE ) L effet DIBL ) La figure de mérite I ON I OFF ) Conclusion 190 CHAPITRE 6: PERSPECTIVES OFFERTES PAR L UTILISATION DE NOS DEVELOPPEMENTS TECHNOLOGIQUES AU SEIN DES FUTURES PLATEFORMES ) L approche tridimensionnelle de la définition du transistor adapté à la conception ) Exemple du transistor à grille enrobante auto-alignée avec les sources et drains ) La «multiplication» des canaux de conduction ) Application mémoire d un transistor multi-grilles à simple ou multi canal ) La co-intégration : perspective sur les futures plateformes et systèmes sur puce ) A quel type de transistor l orientation cristalline adéquate ) Co-intégration des technologies finfet et planaire à grilles enrobantes auto alignées ) Vers les intégrations nanofils ) Conclusion. 208 R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 7

8 Sommaire CONCLUSION 210 BIBLIOGRAPHIE GENERALE 213 BIBLIOGRAPHIE DE L AUTEUR 220 R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 8

9 Glossaire Glossaire α Paramètre de fit de la transformation Tension Dopage AA Zone Active du transistor ALD Atomic Layer Deposition Dépôt par couche atomique BOX Buried Oxide Oxyde enterré CMOS Complementary MOS Architecture MOS complémentaire CMP Chemical Mechanical Polishing Polissage mécano-chimique CVD Chemical Vapor Deposition Dépôt chimique en phase vapeur C DEP Capacité de déplétion C BOX Capacité de l oxyde enterré C Si Capacité du canal de silicium C OX Capacité d oxyde C SS Capacité des charges d interface oxyde de grille/silicium DIBL Drain Induced Barrier Lowering R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 9

10 Glossaire Abaissement de barrière induite par le drain d Facteur d effet substrat L Diffusion latérale des extensions EOT Effective Oxide Thickness Epaisseur d oxyde effective E C Energie du niveau de conduction E F Energie du niveau de Fermi E I Energie du niveau intrinsèque E V Energie du niveau de valence ε OX Permittivité relative de l oxyde ε SI Permittivité relative du silicium ε 0 Permittivité du vide ϕ MS Différence de travaux de sortie entre la grille et le substrat FD-MOSFET Fully Depleted MOSFET MOSFET totalement déplété FDSOI Fully Depleted Silicon On Insulator Silicium sur isolant totalement déplété φ F Potentiel de Fermi (dans le substrat) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 10

11 Glossaire φ SC Potentiel de surface dans le substrat φ S Potentiel de surface à l interface oxyde/semiconducteur G m Transconductance GAA Gate All Around Transistor à grille enrobante HP High-performance Haute performance HK High-κ Haute permittivité I D Courant de drain I G Courant de grille I OFF Courant de drain à l état OFF I ON Courant de drain à l état ON ITRS International Technological Roadmap for Semiconductors I S Courant de source I TH Courant de seuil k Coefficient de Boltzman K B Coefficient de substrat R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 11

12 Glossaire L Longueur physique du transistor L eff Longueur électrique du transistor LDD Lowly Doped Drain Drain faiblement dopé LP Low Power Basse consommation LPCVD Low Pressure CVD Dépot CVD à basse pression MASTAR Model for Analog and digital Simulation of mos TrAnsistoR Modèle pour simulation analogique et digitale de transistors MOS MEB Microscope Electronique à Balayage MOS Metal Oxide Semiconductor Métal Oxyde Semiconducteur MOSFET MOS Field Effect Transistor Transistor à effet de champ de type MOS µ Mobilité des porteurs µ 0 Mobilité à faible champ des porteurs nmosfet N-type MOSFET MOSFET de type N R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 12

13 Glossaire N a Concentration de dopants dans le canal de conduction n I Concentration intrinsèque dans le silicium θ 1 Paramètre de réduction de la mobilité par le champ vertical PD-MOSFET Partially Depleted MOSFET MOSFET partiellement déplété pmosfet P-type MOSFET MOSFET de type P q Charge élémentaire de l électron Q dep Densité de charges de déplétion Q inv Densité de charges d inversion RTA Rapid Thermal Annealing Recuit thermique rapide ou recuit flash RTO Rapid Thermal Oxidation Oxydation thermique rapide ou oxydation flash R SD Résistance série ρ Résistivité du matériau S Pente sous le seuil SCE Short Channel Effect Effet canal court R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 13

14 Glossaire S/D Source/Drain SIA Semiconductor Industry Association Association de l industrie du semiconducteur SON Silicon On Nothing Silicium sur «rien» SOI Silicon On Insulator Silicium sur isolant SRAM Static Random Access Memory Mémoire statique à accès aléatoire STI Shallow Trench Isolation Isolation par tranchées peu profondes T Température T DEP Profondeur de déplétion dans le substrat TEM Transmission Electron Microscope Microscope électronique à transmission TEOS TetraEthylOrthoSilicate T BOX Epaisseur de diélectrique enterré T OX Epaisseur d oxyde de grille T Si Epaisseur de silicium du canal de conduction R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 14

15 Glossaire U T Température électrique ULSI Ultra Large Scale Integration Intégration à échelle ultra large V B Tension de substrat (bulk) V d Tension de drain V dd Tension d alimentation VDT Voltage-Doping Transformation Transformation Tension-Dopage V FB Tension de bandes plates V g Tension de grille V OX Tension aux bornes de l oxyde de grille V th Tension de seuil V th0 Tension de seuil du transistor long V S Tension de source W Largeur du transistor X J Profondeur des extensions X P Profondeur du pic de dopants R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 15

16 Introduction Introduction Dans le monde à venir de la nanoélectronique, le terme «abandonner les paradigmes» deviendra vraiment d actualité. En effet si les concepteurs et le marketing le font depuis bien longtemps, la technologie et le design s accommodent encore parfaitement de l état de l art tant pour des raisons économiques que pour la pérennité des produits et technologies existants. Les évolutions de demain utiliseront de plus en plus les nanotechnologies et les systèmes nano dimensionnels poussé par la «roadmap» ITRS (vision mondiale), mais son cœur se situera autour des changements tant en technologie, en design qu en architecture. Au cours du premier chapitre nous décrirons par l approche théorique l évolution des transistors conventionnels vers les transistors de type multigrille où la (les) grille(s) se trouve de part et d autre du canal de conduction Dans le cadre du chapitre 2, nous présenterons, en nous basant sur l état de l art des transistors multi-grilles, le lien entre le dessin de conception des fonctions allant du transistor élémentaire CMOS au circuit type SRAM avec les différentes technologies émergeantes. Ceci est l objectif majeur, puisque si les défis d aujourd hui peuvent encore se satisfaire des solutions design et/ou technologiques ; cela n est plus vrai pour demain tant en terme d innovation que de pragmatisme. La solution sera l association (ou le «mariage») design / technologie. Par ce biais, nous justifierons le thème de cette thèse basée sur une interaction plus directe entre la technologie et la conception. Nous aborderons dans le troisième chapitre une nouvelle intégration de transistors plans à grille enrobantes dits adaptés à la conception. Ce transistor possède l avantage d être défini comme les transistors conventionnels (même dessin de conception) tout en offrant un «bon» compromis entre nouvelle intégration et performances requises pour les circuits futures. Ce transistor sera communément décrit par la suite comme une multigrille appelée grille enrobante ou GAA. Le quatrième chapitre sera lui axé sur la caractérisation complète de la famille de transistors adaptés à la conception que nous avons réalisés. Nous viendrons tout d abord valider par des caractérisations «standards» les propriétés standards de nos transistors puis une étude plus poussée sera réalisée afin de comprendre plus finement la physique de nos dispositifs (étude de la mobilité, étude des oscillations R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 16

17 Introduction de coulombs, ). Ainsi les techniques pointues comme la magnétorésistance, les mesures à basse température, seront utilisées pour caractériser nos transistors, et d autres seront optimisées afin de s adapter à nos nouvelles géométries. Le cinquième chapitre proposera une optimisation simple de la modélisation (issu du logiciel MASTAR) de la Double Grille Symétrique ; il s agit d un modèle analytique grâce auquel une étude prospective et comparative des différents technologiques sera faite. Au cours du sixième chapitre, nous viendrons dresser un bilan des possibilités offertes grâce à ce travail de thèse : tout d abord afin de rester dans la course à l intégration dans le monde du Silicium, ce qui n est pas un mince défi, en offrant des technologies de pointes tout en restant compatible avec les dessins de conception des transistors conventionnels et produits existants (pérennité des bibliothèques et produits à assurer) ; pour ce faire nous verrons que pour ce faire nous avons été amené à concevoir et développer au travers de ce travail de Thèse un transistor à grille enrobante adapté dont les grilles sont auto-alignées avec les sources et drains. Et pour finir grâce à ces défis en Design et technologie, de nouveaux axes de recherches ont été investis, cela nous a ouvert sur les perspectives d un autre 3D. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 17

18 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Chapitre 1: Le transistor MOS et son évolution vers les générations futures. 1.1) Le transistor MOS: Généralités 1.1.1) Principe de fonctionnement et architecture générale du transistor MOS. Le transistor MOS (Métal Oxyde Semiconducteur) est un transistor utilisant un effet de champ permettant de moduler le nombre de charge (électrons ou trous) se trouvant dans une zone semi-conductrice appelée canal sous l effet d un champ vertical. Ce champ, appelé champ de grille, permet de moduler une barrière de potentiel entre deux réservoirs de porteurs dans une zone nommée canal appelés la Source et le Drain. Ces jonctions sont d un type opposé à celui du canal. Nous parlons de NMOSFET si la source et le drain sont de type N et le canal est de type P. Dans la configuration opposée, nous parlons de PMOSFET. Le fonctionnement de la structure MOS est schématisé sur la Figure 1-1 représentant le canal d un transistor. Si aucune tension n est appliquée sur la grille (Figure 1-1, a), aucune charge ne se trouve dans le canal. Ainsi, quelque soit le potentiel appliqué entre la source et le drain (VDS) aucun courant ne peut transiter. Nous parlons d un transistor bloqué. Par ailleurs si une tension est appliquée sur la grille (Figure 1-1, b), (positive pour un NMOS ou négative pour un PMOS), le canal se trouve rempli de porteurs identiques à ceux se trouvant dans les sources et drain. Ainsi, l effet d une différence de potentiel entre la source et le drain permet de faire transiter un courant I DS. Le transistor est alors en mode passant. Dans sa généralité, le transistor MOS peut donc être considéré comme un interrupteur qui est contrôlé par la tension de grille V G. a) Transistor MOS bloqué b) Transistor MOS passant V G = 0V V G > 0V V S = 0V oxyde V D > 0V V > V S = 0V D 0 V Canal vide: courant nul IDS canal rempli : courant non nul Figure 1-1 : Principe du transistor à effet de champ. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 18

19 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. La Figure 1-2 présente les différentes parties d une structure standard de transistor MOS. La grille est réalisée en poly-silicium dopé et est séparée de la zone de canal par un diélectrique (généralement un oxyde thermique) d une épaisseur T ox. De part et d autre du canal se trouvent les zones de Source et de Drain. Le profil de dopants comprend deux zones distinctes dues à la méthode d implantation. En effet, lors de la fabrication standard d un transistor, une première séquence d implantation à faible énergie est réalisée afin d effectuer des extensions de source et de drain puis, après définition d un espaceur, une deuxième série d implantation est faite à plus haute énergie afin d établir les zones de source et de drain. Les interfaces de Source, Drain et Grille sont métallisées par réaction chimique entre le silicium dopé et un métal (Cobalt ou Nickel) afin d améliorer la prise de contact des transistors. Les zones ainsi métallisées se nomment siliciure. Chaque transistor est isolé des autres transistors par une isolation obtenue en remplissant des tranchées par un oxyde nommés STI pour «Shallow Trench Isolation». VG V S source extension source Xj L 2 grille Lg L espaceurs V D siliciure drain extension drain Isolation oxyde de grille Tox canal Figure 1-2: Description générale d un transistor de type MOSFET. Comme introduit sur la Figure 1-2 les principales grandeurs définissant un MOSFET sont les suivantes : L g : Longueur de grille du transistor L : Longueur électrique du canal du transistor R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 19

20 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. L : Longueur de diffusion des extensions de source et de drain sous la grille X j : profondeur des extensions N ext : Valeur du dopage des extensions (en N B : Valeur du dopage du canal (en at / cm 3 ) at / cm 3 ) Les transistors sont définis par Photolithographie. Dans les technologies de base, la première phase de production des transistors est définie par 3 masques de base définissant les zones d active, de grille et de contacts. La Figure 1-3 représente la définition d un transistor en vue de dessus (vue du schéma de conception) avec les principaux masques critiques et la correspondance en trois dimensions du composant. Il est important de remarquer ici que le contact de grille est pris au dessus de la zone d isolation. Ceci est dû au fait que la Longueur de grille sur la zone active du composant est plus petite que la taille nécessaire à la prise de contact. La largeur du transistor appelée W est la dimension de l interface extension canal représenté par la l intersection entre le bord de grille et la zone active. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 20

21 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Figure 1-3 : Vue Schématique d un transistor de type MOSFET. a) représentation du jeux de masque définissant un transistor par les masques de Zone Active, Grille et de Contacts. b) représentation en trois dimensions d un transistor MOS correspondant ) Description des principaux régimes de fonctionnement et paramètres électriques associés Comme mentionné précédemment, la conduction dans le transistor MOS est contrôlée par le champ de grille, crée à l interface oxyde-semiconducteur. A cause de la nature différente des dopants du transistor, une barrière énergétique, de hauteur Φ D, apparaît entre le canal et les extensions, empêchant le passage des porteurs entre la source et le drain si aucune polarisation n est appliquée sur le dispositif. La hauteur de cette barrière peut être modifiée par la tension de grille, V G, permettant de distinguer les deux principaux régimes de fonctionnement du dispositif, régime passant et bloqué, Figure 1-4. La transition entre ces deux régimes se réalise à une tension donnée, appelée tension de seuil, Vth. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 21

22 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. BC BV φ D E F Grille Source + _ y V G <0 Drain + _ x x x x V th >V G >0 V G >=V th + _ + + φ x _ φ x y y y (i) Accumulation (ii) Déplétion (iii) Inversion - : Electron (charge mobile) _ : Accepteur ionisé + : Trou (charge mobile) + : Donneur ionisé Figure 1-4 : Evolution de la structure de bande dans un transistor de type nmos. La première ligne représente la barrière de potentiel entre la source et le drain en fonction des trois régimes de conduction. La deuxième ligne représente une coupe du transistor schématisant le type de porteur présent dans le canal. La troisième ligne montre le diagramme de bande de la structure dans la région de la capacité MOS (Grille Oxyde Semiconducteur) Dans la réalité, la transition de l état bloqué vers l état passant n est pas aussi abrupte que suggérée ci-dessus, mais peut être décomposée en deux sous-régimes distincts, un régime d inversion faible lorsque V G <V th, et un régime de forte inversion, lorsque V G >V th. Etant donnée la gamme de tensions utilisées au cours de ce travail (en général, 0<V G <1.2V), nous travaillons généralement dans un de ces deux régimes qui seront donc analysés plus précisément dans la suite de ce chapitre. Pour mieux comprendre les différents effets qui y seront exposés, les principaux paramètres électriques permettant de décrire les différentes courbures de bande et les valeurs des potentiels internes de la structure sont résumées Figure 1-5. Dans cet exemple, nous considérons le cas d un nmosfet en régime d inversion forte. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 22

23 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Grille Oxyde Silicium BC E i V G φ S φ F E F BV V OX Figure 1-5 : Diagramme de bande de la capacité MOS (type p) pour un transistor de type nmos se trouvant en régime de forte inversion. Définition du niveau de fermi Ф F. et du potentiel de surface Ф S ) régime de faible inversion Le transistor est toujours en régime bloqué, la barrière de potentiel entre le canal et la source est importante, et seuls quelques porteurs arrivent à la franchir par activation thermique. Il en résulte l apparition d un courant faible de diffusion dans le transistor. Ce courant varie exponentiellement par rapport à la tension de grille (V G ), selon l expression suivante [Skotnicki 2000a] [EGEM Bœuf 2004]: 2 W kt qvd Vg Vth Id = µ 0 d 1 exp. exp q L eff q kt nkt (1.1) KB avec n = 1+ = 1+ d, d correspondant au facteur d effet de substrat (défini 2 2φ V F B par la suite). K B fait référence au coefficient d effet substrat et V B à la polarisation appliquée au substrat. Ce courant peut être représenté par une droite sur une échelle semi-logarithmique en fonction de V G. La pente de cette droite, notée S -1, correspond à l inverse du paramètre appelé «pente sous le seuil», S, qui sera utilisé tout au long du manuscrit. L expression de celle-ci sera donnée par : Vg kt S = = n ln10 (log I ) q D (1.2) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 23

24 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Cette pente représente la tension de grille nécessaire à appliquer pour augmenter d une décade le courant débité par le dispositif. Elle est donc exprimée en mv/dec. Dans le cas idéal où l on n a aucun effet de substrat, à 300K, la valeur de la pente sous le seuil sera de 60mV/dec. En aucun cas, elle ne pourra être inférieure à cette valeur théorique, à moins de baisser la température du transistor. Il est également possible d exprimer la pente sous le seuil à l aide des capacités d oxyde de grille, C ox, et de déplétion C dep. La valeur finale de S sera aussi dépendante de la qualité de l interface oxyde/semi-conducteur, induisant une capacité parasite appelée C ss. L expression de S sera alors : kt Cdep C S = ln q Cox C ss ox (1.3) Le contrôle de la valeur de la pente sous le seuil sera primordial pour la définition d un autre paramètre essentiel du MOSFET, le courant de fuite du transistor, ou I off. Il correspond à la valeur du courant mesuré au drain lorsque la polarisation de grille appliquée est nulle. Dans un circuit, en effet, l état bloqué est en général défini à V G = 0. Ainsi, plus le courant I off sera élevé, plus la consommation statique du transistor sera importante. La puissance dissipée dans un circuit dépendant fortement des courants de fuite lorsque le système n est pas polarisé, il est donc indispensable, en particulier pour des applications de type portable, de maintenir un niveau de courant de fuite le plus bas possible. La valeur de I off, peut être directement estimée sur une courbe log(i D ) = f(v G ) d un transistor, en relevant la valeur de la courbe électrique à V G = 0. Il peut également être calculé analytiquement. I th est la valeur du courant donnée par l équation 1-3 lorsque V G = Vth. C est donc la valeur du courant de drain lorsqu on atteint la tension de seuil (définie dans le paragraphe suivant). Dans le cas pratique, cette valeur peut être approchée par : I W [ A] 7 th = 10 (1.4) Leff Or, la relation liant log(i th ) et log(i D ) est linéaire. Nous pouvons donc en déduire la relation permettant de calculer le courant de fuite du dispositif [Skotnicki 2000a] : Vth log( Ioff ) = log( Ith ) (1.5) S L ensemble des grandeurs régissant le comportement électrique d un transistor sous le seuil, est résumé sur la Figure 1-6 :: R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 24

25 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Figure 1-6 : Représentation schématique de la caractéristique d un transistor MOS sous le seuil ) La tension de seuil Lorsque la tension de grille appliquée augmente (V G > V FB, avec V FB la tension de bandes plates permettant de compenser la différence des travaux de sortie entre le silicium et le matériau de grille), les porteurs minoritaires commencent alors à être attirés en surface, créant un canal de conduction à l interface oxyde/semiconducteur, de même type que les extensions. A une tension donnée (V G > Vth), la barrière de potentiel source/canal/drain diminue fortement, permettant un meilleur transfert de porteurs minoritaires entre les deux extensions. Par convention, on estime que la tension de seuil est atteinte lorsque la concentration de porteurs minoritaires en surface devient égale à la concentration de porteurs majoritaires dans le volume. Analytiquement, il est admis que la tension de seuil est atteinte lorsque le potentiel de surface atteint la condition d inversion forte φ s = 2φ F, avec : kt N a φf = ln q ni (1.6) où Na est la concentration de dopants dans le canal et n i, la concentration intrinsèque des porteurs (n i = cm -3 à T = 300K pour le Silicium). La tension de seuil est alors classiquement décrite dans un transistor MOSFET long, conventionnel, par l expression suivante : Qdep Vth = VFB + VDEP + φs = VFB + + 2φ F (1.7) C ox V FB est la tension de bandes plates (atteinte lorsque φs =0), telle que décrite cidessus, V DEP est la tension permettant de passer du régime de bandes plates au régime de déplétion dans le substrat (voir Figure 1-4). L expression donnée ci-dessus ne tient pas compte de l effet possible de polarisation du substrat, qui peut agir sur la charge dans le canal et donc sur la tension de seuil. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 25

26 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures ) Le régime de forte inversion Au-dessus de la tension de seuil, le transistor devient passant. La barrière de potentiel diminue fortement sous l effet du champ de grille et la concentration de porteurs minoritaires, dans le canal de conduction, devient alors rapidement très supérieure à la concentration de porteurs majoritaires dans le volume. Les porteurs peuvent donc traverser le canal de conduction entre la source et le drain, sous l effet du champ appliqué au drain, V D, en suivant une loi de conduction de type dérivediffusion. Deux régimes de conduction peuvent être distingués, le régime ohmique où V D < (V G Vt), et le régime de saturation où V D > (V G Vt). En effet, le courant mesuré au drain dépend de la quantité de charges créées (Q inv ) par l effet du champ de grille. Ces charges peuvent être calculées, au niveau de la source et au niveau du drain, suivant les équations suivantes: - à la source, Q S = C ( V V ) (1.8) inv ox g th D S - au drain, Q = C ( V V V ) Q (1.9) inv ox g th d inv Ainsi, en régime ohmique, nous pouvons considérer que la charge d inversion est constante dans le canal de conduction, le courant augmente de manière linéaire avec V D. Si nous considérons l effet non uniforme du substrat le long du canal, le courant de drain peut être écrit de la manière suivante [Skotnicki 2003] : W 1 I D = µ eff. Cox..( Vg Vth (1 + d). Vd ). Vd (1.10) L 2 eff avec, d K = 2 2φ F B V B (1.11) Le terme µ eff fait référence à la mobilité effective des porteurs dans le canal de conduction et d représente le facteur d effet substrat. En régime saturé, la charge d inversion ne peut plus être considérée comme constante. Nous avons même l apparition d un point de pincement, vers le drain, où celle-ci s annule. Plus V D augmente, plus le point de pincement se déplace vers la source. Le courant de drain peut alors être calculé grâce à l équation suivante : 1 W I =. µ. C.. V (1.12) 2 Dsat eff ox dsat 2 Leff avec, V dsat Vg V = 1+ d th (1.13) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 26

27 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Le courant de saturation, I on, sera donc défini comme le courant débité par le dispositif lorsque V G = V D = Vdd. Vdd est appelée tension d alimentation et dépend de l épaisseur de l oxyde de grille. Elle est, en général, spécifiée pour une génération de transistor donnée. En principe, on cherche à maximiser la valeur de I on afin de charger et décharger le plus rapidement possible toutes les capacités du circuit et donc réduire les délais intrinsèques (évaluées suivant la loi τ = CV/I on ). Nous pouvons noter que l expression du calcul du courant sera complexifiée si nous prenons en compte l effet des résistances séries (résistances d extensions et de connexion). L ensemble des grandeurs régissant le comportement électrique d un transistor en régime saturé, est résumé sur la Figure 1-7 : 1.6E-03 linéaire saturé 1.6E E E-03 Id (A/µm) 1.2E E E E-04 Vg = 1.2V Vg = 0.8V Id ( A/µm) 1.2E E E E-04 Courant 1.2V Courant 0.8V 4.0E E-04 Vg = 0.4V 0.0E Vd (V) 4.0E E E Vg (V) Figure 1-7 : Caractéristiques électriques I D (V D ) et I D (V G ), en régime linéaire et saturé, d un transistor MOS. Le courant Ion est représenté pour deux tensions Vdd (0.8 et 1.2V) données ) La figure de mérite I on /I off Comme nous l avons vu, les caractéristiques électriques du transistor MOS peuvent donc être principalement décrites par deux paramètres, le courant de saturation I on, et le courant de fuite I off. Ainsi, pour évaluer et comparer les performances des dispositifs entre l état bloqué et passant, la figure de mérite I off = f(i on ) est couramment utilisée, Figure 1-8. De manière générale, il faut chercher à maximiser le ratio I on /I off afin de limiter la consommation et la puissance dissipée dans un circuit, tout en réduisant les délais intrinsèques et donc la vitesse de commutation. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 27

28 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Ioff (na/µm) 1.E+06 1.E+05 1.E+04 1.E+03 1.E+02 1.E+01 50<Lg<100nm Lgrille diminue L G =50nm Evolution souhaitée des performances 1.E+00 L G =100nm 1.E Ion (A/µm) Figure 1-8 : Exemple de figure de mérite Ion/Ioff. Lorsque la taille de grille diminue, les courants de saturation et de fuite augmentent (valeurs obtenues grâce à l utilisation du modèle MASTAR [Skotnicki 1988] [Skotnicki 2003], décrit par la suite). Comme démontré Figure 1-8, lorsque la longueur de grille diminue, le courant I off augmente simultanément avec I on. Cela est lié à l apparition d un certain nombre d effets parasites qui seront détaillés dans la suite du manuscrit. Nous montrerons également, qu un certain nombre d astuces technologiques existent pour optimiser le contrôle des courants de fuite du transistor, mais le plus souvent au détriment du courant débité. Une optimisation simultanée des deux paramètres électriques demandera, quant à elle, une forte complexification du procédé de fabrication du transistor. Il a donc été crée plusieurs familles de transistors, différenciées par leurs applications respectives, où les efforts technologiques seront principalement focalisés sur l optimisation d un seul des deux paramètres. Pour se donner un ordre d idée, nous pouvons citer deux familles de transistors, aux spécifications opposées : les MOSFETs HP («High Performance»), dont l objectif est principalement d obtenir de hauts niveaux de courant, en relâchant la contrainte sur la fuite de grille (application de type logique), et les MOSFET LSTP («Low Stand-By Power», aussi appelés BC pour «Basse Consommation») dont le but est de parvenir à maintenir des courants de fuites très faibles pour limiter la consommation statique des transistors (application type téléphonie portable, technologie embarquée). Pour préciser les caractéristiques électriques et physiques visées, génération après génération, les spécifications ITRS [SIA 2003] sont présentées pour les deux familles HP et LSTP, tableau 5-1. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 28

29 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Transistors HP Nœuds Technologiques Année de mise en production Ion (A/µm) Ioff (na/µm) 3.00E E E E E E+02 Lg (nm) Tox (nm) Vdd (V) Transistors LSTP Nœuds Technologiques Année de mise en production Ion (A/µm) Ioff (na/µm) 1.00E E E E E E-01 Lg (nm) Tox (nm) Vdd (V) ) Les effets parasites à contrôler A travers la Figure 1-8, il apparaît clairement l émergence de phénomènes parasites, venant perturber le fonctionnement électrique du transistor MOS, lorsque la longueur de grille est diminuée. Mais la réduction de l épaisseur de l oxyde de grille ou de la profondeur des extensions viendra également dégrader les caractéristiques de sortie d un dispositif donné. Or, la diminution de l ensemble des dimensions du MOS est imposée par des critères de performance et de rentabilité toujours plus importants. Il est donc nécessaire de pouvoir comprendre et surtout contrôler ces différents effets R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 29

30 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. parasites. Pour cela, un certain nombre d astuces technologiques existent, introduites dans le procédé de fabrication, permettant de conserver, voir d améliorer les performances électriques intrinsèques du transistor. Les principaux effets parasites nous intéressant dans le cadre de ce travail sont ainsi décrits dans la suite de ce chapitre ) Les effets canaux courts Lorsque la longueur de grille du transistor diminue, celle-ci devient comparable à la somme des zones de charge d espace, localisées autour de la source et du drain. Ceci a pour effet de modifier le potentiel au centre du canal de conduction, et ainsi abaisser la hauteur de la barrière source/canal/drain (Figure 1-4). La tension de seuil du dispositif va donc chuter de manière non contrôlée. Ce premier effet est appelé SCE, ou «Short Channel Effect». A cela, se rajoute l effet de la polarisation du drain, qui va également modifier la répartition du potentiel au niveau de la source. A fort champ de drain, la barrière de potentiel sera, à nouveau, fortement abaissée, et la tension de seuil à nouveau diminuée. C est l effet DIBL («Drain Induced Barier Lowering»). Ces différents effets sont résumés Figure 1-9, et leur impact sur les caractéristiques électriques du MOSFET sur la Figure Transistor long Transistor court Transistor court Barrière de potentiel SCE DIBL Source Drain Source Drain Source Polarisation Drain Figure 1-9 : Abaissement de la barrière de potentiel dans le canal dû à l effet successif de la réduction des dimensions du transistor (SCE) et de la polarisation du drain (DIBL) [Skotnicki 2003]. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 30

31 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Log(Id) DIBL SCE Ioff 1: Transistor long, Vdd = 0.1V 2: Transistor court, Vdd = 0.1V 3: Transistor court, Vdd =1.2V Vt Vg Figure 1-10 : Impact des effets SCE et DIBL sur les caractéristiques électriques d un MOSFET. L abaissement de la tension de seuil s accompagne d une augmentation du courant de fuite I OFF. Les effets canaux courts conduisent ainsi à un abaissement non contrôlé de la tension de seuil du dispositif et donc à une augmentation parasite du courant de fuite du transistor ) Le contrôle des effets canaux courts : impact des principaux paramètres technologiques Les effets canaux courts peuvent être décrits, grâce à la transformation «tensiondopage» [Skotnicki 1988], utilisée dans le logiciel de simulation MASTAR et décrite dans le chapitre 4. Le SCE et le DIBL peuvent être évalués à l aide des équations suivantes [Skotnicki 2003] : 2 ε X j Tox _ el T Si dep SCE = φ 2 D ε ox L eff Leff Leff (1.14) 2 ε X j Tox _ el T Si dep DIBL = V 2 ε ox L eff Leff Leff d (1.15) kt Next N a avec, Leff = Lg 0.8X j et φd =.ln 2 q ni On appelle T dep, la profondeur de déplétion (voir Figure 1-4), T ox_el, l épaisseur électrique du diélectrique de grille, N ext le dopage des extensions et V D, la tension appliquée au drain. L impact sur la tension de seuil peut se traduire de la manière suivante : qnatdep Vth _ sat = VFB + 2φ F + SCE DIBL (1.16) C ox _ el R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 31

32 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. A partir des équations précédentes, il apparaît clairement que le contrôle des effets canaux courts est principalement lié à la maîtrise de quatre paramètres : T ox, T dep, X j et L eff. L impact de chacune de ces grandeurs, et les astuces technologiques employées afin d en optimiser le contrôle, seront détaillées par la suite. Le cas particulier de la diminution de l épaisseur de l oxyde de grille est traité à part. En effet, tout en permettant d accroître le contrôle du potentiel dans le canal de conduction, et donc de diminuer l impact des effets canaux courts, la réduction du T ox induit simultanément l apparition d un effet parasite supplémentaire, l augmentation importante des courants de fuite de grille. Cette dernière peut, au final, venir dégrader le courant de fuite global du transistor. Nous nous intéresserons donc plus particulièrement, dans un premier temps, à l impact des trois autres paramètres, fortement liés à l optimisation du dopage du transistor ) L implantation des poches et des halos Les effets canaux courts sont particulièrement sensibles au terme T dep. Afin de diminuer la profondeur de déplétion dans le canal de conduction, il faut augmenter le dopage, N B, de ce dernier, c est à dire accroître la quantité de charge à dépléter dans le volume. Cela peut se traduire par l équation suivante, permettant le calcul de T dep : T ε = (1.17) 2 si dep D B qna ( φ V ) avec, V B, la tension appliquée au substrat. Cependant, l augmentation du dopage N B induit une augmentation du champ effectif de la structure et donc l accroissement du nombre d interactions vues par les porteurs lors de leur transit entre la source et le drain. Nous dégradons donc la mobilité de ces derniers. Or les effets canaux courts n impactent que les transistors les plus courts (typiquement de longueur de grille inférieure à environ 200nm suivant l exemple présenté Figure 1-11). Pour ne pas venir affecter le courant débité par l ensemble des transistors intégrés dans un circuit (généralement de dimensions différentes), il a été imaginé l implantation de poches (implantation tiltée, auto-alignée avec la grille, de dopants de même type que le canal) qui permet de localiser la zone de dopants en excès autour des extensions, sans impacter l ensemble du volume du canal de conduction [Bouillon 1997], Figure 1-11(a). Cela permet d augmenter le dopage moyen des dispositifs les plus courts, sans dégrader trop fortement la mobilité des porteurs de l ensemble des dispositifs. L amélioration du contrôle des effets canaux courts qui en découle, est démontrée Figure 1-11(b). Plus le dopage est important, plus la tension de seuil est élevée et surtout, plus sa chute est modérée pour les transistors les plus courts. On peut noter que des poches supplémentaires, appelées «halos», sont habituellement implantées plus R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 32

33 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. profondément (énergie d implantation plus importante), afin de doper plus fortement la partie inférieure du canal, au niveau de la source et du drain. Les halos permettent de limiter l extension en profondeur de la zone de déplétion située autour des extensions, et ainsi de s affranchir du phénomène de perçage volumique, correspondant à la formation, sous l effet du champ de drain, d un canal de conduction enterré, non contrôlé par la grille. Le principe des poches est communément utilisé pour les générations technologiques sub-microniques et doit être constamment optimisé en jouant sur les paramètres dose/énergie/angle. Source Substrat Poches Halos Drain Vth_lineaire (V) Dose des poches cm cm cm -3 Pas de poches Lgrille (nm) Figure 1-11 : (a) Positionnement des implantations poches et halos permettant d augmenter le dopage substrat moyen des petits transistors afin de diminuer les effets canaux courts. (b) : Effet de l implantation des poches sur la tension de seuil. Plus le dopage est important, plus celle-ci est élevée. Les effets canaux courts sont eux mieux contrôlés (chute modérée de la tension de seuil) [Monfray 2003] ) L optimisation de la profondeur de jonction et de la diffusion latérale des dopants Pour diminuer l impact des effets canaux courts, il est également possible de limiter la profondeur d implantation, X j, et la diffusion latérale des dopants afin d obtenir le L eff le plus grand possible (voir la Figure 1-3 pour la définition des différents termes). Il est difficile de décorréler les effets respectifs de ces deux termes. En effet, diminuer X j joue un double rôle pour le contrôle de L eff et des effets canaux courts. Cela permet de réduire la longueur des lignes de champ, diminuant ainsi le couplage entre les extensions, mais également de limiter la diffusion latérale des implantations. En effet, les dopants vont diffuser latéralement sous l effet du recuit d activation, de manière proportionnelle à leur profondeur. Le facteur de diffusion est défini de la manière suivante [Skotnicki 2002] : L = 0.8X j et donc, L = L = L 0.8X (1.18) elec eff g j R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 33

34 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Pour diminuer la profondeur de jonction, la solution la plus simple consiste à implanter les extensions à très faible énergie, tout en maintenant une forte dose afin de diminuer la résistance série Figure 1-12 (a). La technique d implantation la plus régulièrement employée, est l implantation ULE («Ultra Low Energie»). Mais de nouveaux procédés sont également en cours de développement, tels que le PLAD («Plasma Doping»), permettant l utilisation d énergies d implantation encore plus faibles (énergies d environ 100V, comparées, pour se donner un ordre d idées, aux 250V permis par l ULE). Dans les deux cas, le gain en effet canal court est remarquable, Figure 1-12(b). (mv) Implantation des extensions Implantation des extensions Lgrille (nm) Vt Vt_lin (Volts) (V) NMOS ULE P LAD Lgrille L (nm) (µm) Figure 1-12 : (a) : Influence de la réduction de profondeur d implantation sur le contrôle des effets canaux courts [Muller 2002]. (b) Graphique Vt_lin (L) (@V D = 0.1V) comparant la tenue aux effets canaux courts de dispositifs avec implantation ULE ou PLAD. Le PLAD permet l obtention de résultats électriques comparables à l état de l art [Lallement 2004]. Pour diminuer la diffusion latérale des dopants et ainsi augmenter L eff, outre la réduction de la profondeur d implantation, il est également possible de réduire la durée du recuit d activation ou de décaler physiquement la position de l implantation grâce à l ajout d un espaceur mince supplémentaire, appelé «offset spacer» ou espaceur de décalage Figure Ce dernier doit néanmoins être suffisamment fin pour éviter tout problème de non-recouvrement entre les implants et la grille, conduisant à de très fortes résistances séries. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 34

35 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Espaceurs de décalage X j Lelec Décalage des dopants Ioff (A/µm) 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 55nm 85nm 55nm OS 85nm OS Ion (µa/µm) Figure 1-13 : (a) Schéma de principe du décalage de l implantation grâce à l ajout d espaceurs de décalage [Bœuf 2001]. (b) Effet de l introduction d espaceurs minces (OS, ou «offset spacers») sur le contrôle des effets canaux courts. Exemple de mesures réalisées sur des dispositifs pmos [Bœuf 2001]. Les dopants doivent être électriquement activés, après implantation, à l aide d un recuit thermique. Mais la diminution de la résistance série du dispositif qui en découle, ne doit pas s accompagner d une diffusion latérale trop importante des dopants sous la grille, conduisant à la réduction du L eff. Tenant compte de tous ces impératifs, des recuits «spike» (T = autour de 1000 C, t = 100ms à 1s) sont couramment employés, où la plaque est chauffée de plusieurs centaines de degrés par seconde grâce à l utilisation de fours à lampe. D autres types de recuits sont également à l étude, notamment les recuits «flash» (utilisant une décharge plasma ou un flash puissant à partir de lampes, T 1300 C, t 10-3 s) ou laser (T 1300 C, t 10-6 s), Figure Figure 1-14 : Effet de l utilisation d un recuit laser (LSA, «Laser Spike Anneal») sur la résistance série [Shima 2004], comparé à l effet d un recuit thermique classique (RTA, «Rapid Thermal Anneal). Le gain en résistance série est lié à une meilleure activation des dopants des extensions R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 35

36 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Ces deux dernières techniques semblent très prometteuses, notamment grâce à une meilleure activation des dopants, mais induisent une complexification du procédé de fabrication. En effet, il faut un contrôle très précis du budget thermique global de l architecture, et donc une optimisation de tout l ensemble du procédé de fabrication du transistor ) Les résistances séries : impact sur le courant de saturation Comme appréhendé dans le paragraphe précédent, la diminution de la profondeur de jonction, indispensable pour conserver un contrôle acceptable des effets canaux courts, induit l apparition de résistances séries parasites pour le MOSFET. En effet, ces deux paramètres sont reliés par la relation suivante : Rs = ρ/x j. Ainsi, pour ne pas dégrader trop fortement le courant de saturation du dispositif, il faut soit limiter la réduction du X j (au détriment du contrôle des effets canaux courts), soit améliorer la résistivité (ρ) des extensions, en dopant très fortement ces derniers. Les spécifications des prochains nœuds technologiques, en terme de compromis Rs/X j, sont aujourd hui tellement agressives, qu il est nécessaire d envisager de nouveaux procédés technologiques de réalisation des extensions, permettant l obtention d états hors équilibre dans le silicium (quantité de dopants actifs supérieure à leur solubilité maximale dans le silicium), afin d améliorer la résistivité intrinsèque des zones de source et de drain, Figure Rs (Ohms /sq) nm 65nm 90nm Xj (nm) Figure 1-15 : Représentation des différentes spécifications en termes de profondeur de jonction et de résistance série pour les nœuds technologiques 90, 65, et 45. Nous dessinons également la courbe d équilibre, assumant la solubilité maximum des dopants [El-Fahrane 2004]. Ceci démontre le besoin de passer à des états hors équilibre dans le silicium pour remplir les futurs besoins du MOSFET (à partir du nœud technologique 45nm). Ainsi, dans le but de réduire la résistance série, tout en conservant une jonction fine pour contrôler les effets canaux courts, de nouvelles techniques sont largement étudiées afin de limiter la diffusion en profondeur des dopants et/ou augmenter leur concentration en créant des états hors équilibre dans le silicium. Une des plus R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 36

37 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. prometteuses est sûrement la SPE («Solid Phase Epitaxy»), couplée à la PAI («Pre-Amorphization Implantation»). La PAI permet d amorphiser, par implantation, la zone de silicium que l on souhaite doper, grâce à l utilisation d espèces non actives électriquement telles que le Germanium, le Xénon ou encore l Argon. La zone amorphisée permet alors le ralentissement de la vitesse de diffusion des espèces dopantes, telles que le Bore ou le Phosphore, réduisant la profondeur finale d implantation. Pour les dopants de type Arsenic ou BF 2, l amorphisation préalable du Si n est pas nécessaire, le substrat étant amorphisé au cours de l implantation. Enfin, la SPE consiste en un recuit lent, à basse température. Celui-ci permet de recristalliser le silicium sans faire diffuser les dopants. Ceux-ci sont mieux activés que pour un recuit thermique classique, les atomes implantés se placent en site substitutionnel, dans le réseau cristallin. On peut noter que l intégration SPE est métastable et nécessite donc l utilisation de budgets thermiques faibles pour la fin du procédé de fabrication du MOSFET. Les résistances intrinsèques des extensions, décrites ci-dessus, se rajoutent à toutes celles existant classiquement dans le transistor, telles que par exemple, la résistance du canal de conduction, de la zone de contact (siliciure, interface siliciure/silicium) ou des interconnexions (lignes de métal), Figure Il est ainsi important de noter que le dopage ou la profondeur des extensions ne sont pas les seuls facteurs permettant un gain en résistance série, mais qu il est également possible de jouer sur d autres paramètres tels que, par exemple, la nature du siliciure (Rcont). R canal Grille Siliciure R R ext recouvrement R S/D R cont. Figure 1-16 : Localisation des principales résistances séries qui impactent le fonctionnement du transistor MOSFET. Nous noterons que toutes les résistances d interconnexions n ont pas été représentées. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 37

38 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. La valeur du courant débité par le transistor sera, dans tous les cas, fortement impactée par ces résistances. En posant V GT = V G -V th et V GT0 sa valeur lorsque la résistance série est nulle, il est possible d écrire : V = V R I (1.19) GT GT 0 S. Dsat L expression du courant de saturation, mesuré au drain, peut donc être réécrite de la manière suivante : I Dsat I Dsat 0 = 2RS I Dsat 0 RS IDsat 0 1+ V V + L E (1 + d) GT 0 GT 0 eff c (1.20) I 2 GT 0 Dsat 0 = ν L. W. Cox. VGT 0 + Leff Ec(1 + d) V (1.21) avec Ec, le champ critique à partir duquel la vitesse des porteurs atteint sa vitesse limite, ou de saturation latérale (ν L ) ) Les effets quantiques et la déplétion de grille La diminution de l épaisseur du diélectrique de grille, nécessaire pour les prochaines générations technologiques, est contre-balancée par l augmentation parasite de l EOT en inversion, due à la déplétion de grille et aux effets quantiques. Ainsi, lorsque le transistor fonctionne en régime d inversion, une charge image apparaît du coté de la grille en poly-silicium, créant une zone de déplétion, e dep, à l interface grille/oxyde de grille, venant augmenter l EOT en inversion du dispositif, Figure C est le phénomène de déplétion de grille, pouvant être supprimé grâce au remplacement du poly-silicium par une électrode métallique. De plus, lorsque le MOSFET est en fonctionnement, les porteurs sont attirés vers l interface oxyde-semiconducteur. Les bandes énergétiques de conduction et de valence se courbent sous l effet de la polarisation de grille, confinant les porteurs dans un puits de potentiel, perpendiculaire au plan de l interface. Ainsi, lorsque le dopage est suffisamment fort, la largeur de ce puits peut être de l ordre de grandeur de la longueur d onde associée aux porteurs, induisant une discrétisation des niveaux d énergie qui leur sont associés, on parle d effets quantiques. La distribution de porteurs dans le substrat ne peut plus être considérée comme un gaz électronique 3D, mais comme un gaz 2D. Cette distribution ne se calcule plus avec les formules classiques : elle nécessite un calcul auto-consistant des équations de Schrödinger et de Poisson [Munteanu 2003b]. Le résultat est que le pic des porteurs n est plus situé exactement à l interface oxyde-semiconducteur mais est décalé de quelques angströms à l intérieur du substrat. Il apparaît ainsi une zone libre de porteurs à l interface, e inv, appelée «Darkspace» qui vient également augmenter l EOT en inversion du dispositif,figure R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 38

39 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Figure 1-17 : Diagramme de bandes d un transistor MOS en régime d inversion. Les effets de déplétion de grille (edep) et les effets quantiques apparaissant dans le substrat (econf) sont décrits schématiquement [Skotnicki 2003]. 1.3) Le besoin des architectures à films minces, le SOI et le SON, pour le contrôle des effets canaux courts Comme mentionné précédemment, un grand nombre de procédés sont actuellement en cours de développement afin d améliorer les performances intrinsèques du transistor MOS. Mais cela ne semble pas suffisant, malgré tout, pour répondre à tous les besoins des prochains nœuds technologiques. La dégradation trop importante des courants de fuite du dispositif impose d imaginer un nouveau moyen pour contrôler les effets de canaux courts, et donc de maîtriser les quatre paramètres suivants : T ox, L eff, X j et T dep (voir paragraphe 1.2.2). Si, à l heure actuelle, la réduction de l épaisseur de l oxyde de grille semble inévitable (augmentation nécessaire du courant débité par le transistor à une tension d alimentation donnée), une des solutions les plus prometteuses est de limiter physiquement la profondeur de jonction (X j et donc indirectement L eff, voir équation 1-18) et l extension de la zone de déplétion (T dep ) sous le canal de conduction. Cela est possible grâce à l utilisation d architectures alternatives, telles que le SOI («Silicon On Insulator»), le SON («Silicon On Nothing») ou la double-grille. Toutes trois présentent l avantage de travailler avec des films de conduction minces, permettant donc un meilleur contrôle du potentiel du canal de conduction. Les avantages, dimensions et limitations de tels dispositifs seront détaillés dans les prochains paragraphes. Nous nous focaliserons dans un premier temps sur l architecture SOI et SON, puis nous nous intéresserons plus particulièrement, dans un deuxième temps, aux transistors double-grille ) Les différents types d architectures SOI Le transistor SOI se différencie du transistor MOS conventionnel par la présence d une couche enterrée d oxyde thermique appelé BOX («Buried Oxide»). Deux nouveaux paramètres technologiques doivent ainsi être introduits, comparé à un R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 39

40 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. dispositif sur silicium massif : l épaisseur du film de conduction, T Si, et l épaisseur de l oxyde enterré, T box. Lorsque l épaisseur du film de silicium est épaisse, la zone de déplétion sous le canal de conduction ne s étend pas suffisamment en profondeur pour atteindre l oxyde enterré. Nous parlons de dispositif partiellement déplété (PDSOI pour «Partially Depleted SOI»), dont les propriétés et la réalisation technologique sont proches du transistor conventionnel, Figure 1-18(a). Lorsque l on réduit l épaisseur du film de silicium, cette couche de déplétion peut atteindre l oxyde enterré. Nous parlons alors de transistor FDSOI («Fully Depleted SOI»), ou transistor totalement déplété, Figure 1-18(b). Il n y a alors plus de zone neutre dans le substrat, ce qui permet un meilleur contrôle du potentiel dans le transistor. Notons que c est cette configuration qui nous intéresse particulièrement pour le contrôle des effets canaux courts, dans la mesure où les termes X j et T dep sont physiquement limités en profondeur par la présence du BOX. Source Zone déplété Drain Source Xj Tdep Drain Zone neutre T Si Zone déplétée Oxyde enterré Oxyde enterré T BOX Substrat Substrat a) b) Figure 1-18 (a) : Schéma de principe d un transistor partiellement déplété (PDSOI). Il existe une zone neutre sous le canal de conduction. (b) Schéma de principe d un transistor totalement déplété (FDSOI). La zone neutre a totalement disparu. La profondeur de jonction, Xj, et de déplétion, Tdep, sont physiquement limitées par la présence du BOX Une architecture originale est proposée, il s agit du transistor SON [Jurczak 2000]. Dans ce cas, la technologie SON, qui sera décrite en détail dans le chapitre 2, permet de venir localiser un diélectrique (ou une combinaison de diélectriques) enterré uniquement sous le canal de conduction, tout en laissant connecté au substrat les jonctions source et drain, Figure Ceci permet de conserver les avantages des dispositifs à films minces, tout en s affranchissant d effets parasites tels que l auto-échauffement. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 40

41 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Figure 1-19 : Exemple de transistor SON. Ce transistor a la particularité de posséder un diélectrique enterré (ici, une triple couche Oxyde/Nitrure/Oxyde) uniquement sous le canal de conduction. Dans cette figure, Lg = 80nm, Tbox = 20nm, Tsi = 20nm [Monfray 2001] ) L effet Kink Lorsque le transistor fonctionne en saturation, la présence du substrat flottant induit l apparition d un coude sur les caractéristiques de sortie du dispositif. En effet, des paires électrons-trous sont générées par collisions des porteurs avec le réseau (ionisation par impact). Les électrons générés sont rapidement collectés par le drain, les trous vont diffuser vers la zone de plus faible potentiel, le substrat flottant, Figure 1-20(a). L effet d auto-polarisation du substrat est alors similaire au cas des effets transitoires, précédemment décrits. La tension de seuil diminue, le courant débité augmente, c est l effet «Kink», Figure 1-20(b). L ajout d une «prise substrat» permet de s affranchir de ce phénomène. Zone de fort champ électrique Varr=0V Vg=1.3V Effet Kink Transistor flottant Grille Id (A/µm) Transistor à prise Oxyde enterré Ionisation par impact Vd (V) a) b) Figure 1-20 : (a): Représentation schématique du phénomène d ionisation par impact dans un transistor PDSOI à fort V D [Fenouillet 2001]. (b): Courant I D (V D ) mesuré sur un transistor partiellement déplété. L ajout d une prise substrat permet d éliminer l effet Kink [Fenouillet 2001]. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 41

42 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures ) Le FDSOI et le SON ) L intérêt du transistor FDSOI et SON Au contraire du PDSOI, ces deux types de transistors fonctionnent avec des films de conduction minces. Ces dispositifs présentent donc des performances électriques meilleures que celles de transistors conventionnels. En effet, le film mince, couplé à un oxyde enterré épais qui induit un faible couplage avec le substrat, permet un très bon contrôle du potentiel dans le canal de conduction (limitation géométrique de la profondeur de jonction et de déplétion). L emploi du transistor FDSOI et SON possède également les avantages suivants : - Réduction des capacités de jonction grâce à la présence de l oxyde enterré, induisant un gain en rapidité du circuit. - Réduction des fuites de jonction, ce qui est avantageux pour les dispositifs à rétention de charge tels que les mémoires DRAM (pour «Dynamic Random Access Memory»). Le temps de stockage de l information d une cellule élémentaire (composée d un transistor de charge et d une capacité) est donc augmenté. - Relâchement des contraintes sur le dopage du canal de conduction. Ainsi, la limitation physique de la profondeur de jonction par l épaisseur du film de conduction permet un bon contrôle des effets canaux courts sans avoir à doper trop fortement le canal de conduction. La mobilité des porteurs augmente, le courant de drain augmente. - Tous les effets liés à la zone neutre du PDSOI, décrits précédemment, sont éliminés. Il est donc possible de supprimer la prise substrat afin d augmenter la densité d intégration des dispositifs. - Réduction de la profondeur de déplétion qui induit une diminution du champ effectif dans la structure. Le gain en mobilité des porteurs qui en découle, permet d augmenter le courant débité par le transistor, à une tension donnée ) L impact de l épaisseur du film de conduction TSi Outre la réduction du champ effectif, l amincissement du canal de conduction permet un contrôle accru du potentiel dans le canal de conduction. Plus le film est mince, plus le couplage latéral entre la source et le drain est réduit. Ceci permet de ne pas influer sur la barrière de potentiel source/canal/drain, et donc, de lutter efficacement contre les effets de canaux courts, sans avoir à fortement augmenter le dopage du film de conduction, Figure R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 42

43 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. S Grille D Tsi S Grille Plus de couplage latéral D Dispositif SON à film mince couplage latéral Figure 1-21 : (a) Impact de l amincissement du film de silicium sur le contrôle du potentiel dans le canal de conduction. (b) ). Effet de l amincissement du film de silicium sur le contrôle des effets canaux courts (ici, le DIBL) [Monfray 2003] ) L impact de l épaisseur du BOX, l effet Ground Plane L oxyde thermique possède une très faible conductivité thermique, environ 100 fois plus faible que celle du silicium. L évacuation de la chaleur par le substrat est donc très difficile. Ainsi, du fait de la dépendance de certains paramètres électriques avec la température, certaines quantités physiques telles que la mobilité, la tension de seuil et le courant de drain vont être modifiés. Ceci conduit à une perte de performances du transistor : I off augmente à cause de la dégradation de la pente sous le seuil (dépendance de S en kt/q), et le courant débité diminue également à cause de la chute de mobilité des porteurs, suite à l augmentation des interactions porteurs/phonons. On parle de phénomène d auto-échauffement. Mais le contrôle de l épaisseur du BOX n est pas uniquement important pour ce problème particulier. Il s avère que les lignes de champ se propagent également au sein de l oxyde enterré, et un couplage entre la source et le drain peut alors se produire via le BOX. Le potentiel du canal de conduction va donc être perturbé, impactant la barrière source/canal/drain, et donc les effets canaux courts, et modifiant donc la tension de seuil du dispositif. Cet effet est présenté Figure 1-22(a), où nous nous aperçevons que la valeur du potentiel mesuré dans le silicium de conduction, à la cathode virtuelle (lieu du minimum de potentiel dans le canal), est fortement impactée par la réduction de la longueur de grille. Cet effet a tendance à s estomper lorsque nousn réduisons l épaisseur du BOX, Figure 1-22(b). R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 43

44 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. grille La barrière de potentiel diminue! Le DIBL devient plus important Canal de Si BOX Potentiel électrostatique Substrat Si BOX=Buried Oxide Thickness = 70nm L(m) La barrière de potentiel est moins impactée : Le DIBL est réduit grille Source Drain BOX Substrat Si Potentiel électrostatique BOX=Buried Oxyde Thickness = 10nm Figure 1-22 : (a) Couplage électrostatique entre la source et le drain via le BOX [Fenouillet 2003]. (b) Suppression du couplage électrostatique entre la source et le drain grâce à l amincissement du BOX [Fenouillet 2003]. Cet effet majeur de l amincissement du BOX est confirmé par simulation, Figure 1-23: (V) Figure 1-23 : Simulations ISE démontrant l effet prépondérant de l épaisseur du BOX pour le contrôle des effets canaux courts dans des films minces [Fenouillet 2003]. L utilisation d un R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 44

45 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. BOX mince nécessite l utilisation d un dopage important du substrat sous l oxyde enterré. On parle alors de Ground Plane (GP). L emploi d un BOX mince doit s accompagner d un dopage important du substrat, sous l oxyde enterré. En effet, un dopage de substrat trop faible entraîne la formation d une zone de déplétion très importante sous le BOX, qui va également fortement impacter le potentiel du canal de conduction. Electriquement, nous pouvons considérer que cette nouvelle zone de déplétion vient s ajouter à celle classiquement mesurée dans le film de conduction, dégradant donc le contrôle des effets canaux courts (augmentation globale du terme T dep ). Afin de réduire la profondeur de la zone de déplétion dans le substrat, ce dernier doit être fortement dopé. On parle d effet Ground Plane (GP), Figure V dd =0,1V&1V N canal =5e17cm -3 DIBL (V) T BOX = 20nm 10nm 5nm E+17 1E+18 1E+19 N substrat (cm -3 ) Figure 1-24 : Effet Ground Plane, impact du dopage substrat sur le contrôle des effets canaux courts, simulations ISE [Monfray 2003] ) Les problèmes liés à l utilisation du FDSOI et SON Même si le transistor à film mince est un dispositif très prometteur pour les prochaines générations technologiques, un certain nombre d inconvénients et de soucis technologiques doivent être résolus. L utilisation de films minces induit la formation de jonctions minces et donc conduit à une forte augmentation de la résistance série (suivant la loi Rs = ρ/x j ). Plusieurs solutions sont imaginées et restent à être optimisées. Nous pouvons citer l utilisation de source et drain métalliques [Dubois 2003] ou d extensions fortement dopées (mais donc plus sensibles à la diffusion latérale). Un film mince implique également une profondeur de déplétion faible. Suivant l équation 1-1, ceci induit une diminution de la tension de seuil. Pour les films très minces, il devient difficile d ajuster la tension de seuil uniquement grâce au dopage du canal de conduction. L emploi de grilles métalliques devient donc nécessaire [Monfray 2003]. Nous reviendrons plus longuement sur ce point au cours du chapitre R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 45

46 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. 5. Enfin, la profondeur de déplétion étant fixée par l épaisseur du film, les fluctuations technologiques impactant ce paramètre, influeront fortement sur les caractéristiques électriques du transistor. En effet, les plaques SOI sont aujourd hui majoritairement obtenues par «wafer bonding» [Bruel 1995], procédé utilisant le collage moléculaire entre deux plaques. Cette technologie consiste à mettre en contact deux plaques, une oxydée, et une autre préalablement implantée H+. Le collage est assuré par la création de forces de Van der Walls entre le silicium et la silice, garantissant les liaisons cristallines entre les deux matériaux. L épaisseur finale du silicium est alors définie par un polissage mécano-chimique (ou CMP pour «Chemical Mechanical Polishing»). Même si la qualité des substrats ne cesse de s améliorer, il existe toujours une dispersion des épaisseurs du film de silicium sur l ensemble de la plaque (de l ordre de quelques nanomètres), générant une non-uniformité des caractéristiques électriques finales des dispositifs. Enfin, plusieurs challenges technologiques restent à être optimisés avant de pouvoir intégrer de manière dense des dispositifs FDSOI. On peut citer la réalisation des isolations latérales (consommation parasite du BOX dans le cas du STI, transistor parasite dans le cas du LOCOS [Haond 1991] ou du MESA), mais également la siliciuration des extensions dans le cadre des films minces. Dans le cas d un siliciuration au cobalt, par exemple, si le film n est pas suffisamment épais, la formation du siliciure implique la consommation de silicium sous l espaceur pouvant conduire à une coupure du canal [Mazoyer 2001]. Aujourd hui, la solution la plus communément utilisée est de surélever les zones de source et de drain à l aide d une épitaxie sélective. Nous reprendrons ce point plus en détail dans le chapitre ) Un dispositif de rupture pour les prochains nœuds technologiques, le transistor à grilles multiples Si le transistor simple grille à film mince présente des avantages certains pour la réduction des dimensions des dispositifs MOS, le couplage électrostatique existant entre la source et le drain, via le BOX, limite son utilisation pour les dispositifs les plus agressifs, définis selon les spécifications des petits nœuds technologiques définis dans la «roadmap ITRS» [SIA 2003]. Pour augmenter encore plus le contrôle du potentiel dans le canal de conduction, la solution imaginée est l introduction d une ou de plusieurs grilles supplémentaires. Outre la réduction considérable du couplage électrostatique latéral, l apport d une seconde grille, par exemple, permet également en théorie, de doubler le courant débité par le dispositif, et donc de fortement augmenter ses performances électriques. Le transistor à grilles multiples induit donc un gain sur I on, mais aussi sur I off. Il est ainsi plus aisé de comprendre le fort engouement aujourd hui constaté pour ces nouvelles architectures, et le grand nombre de réalisations technologiques qui sont actuellement proposées. Nous reviendrons sur ce dernier point en fin de chapitre. Intéressons-nous tout d abord aux différentes spécificités de l architecture à grilles R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 46

47 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. multiples afin de mieux comprendre pourquoi cette dernière est considérée comme seule alternative pour les nœuds les plus agressifs de la roadmap ITRS ) L intérêt de l architecture à grilles multiples ) L effet de la géométrie du transistor L intérêt principal de l architecture à grilles multiples est l amélioration du contrôle du potentiel dans le canal de conduction. Les différences existant entre un dispositif conventionnel, un dispositif FDSOI et un dispositif à double-grille (DG), par exemple, sont schématisées Figure Grille Grille Grille 1 S Tdep X j D S Tdep X j Xj D S X j T dep2 T dep 1 D T Si T BOX Couplage électrostatique Grille 2 Substrat Figure 1-25 : (a) : Schématisation d un transistor MOS conventionnel. Les profondeurs de déplétion et de jonction ne sont pas limitées en profondeur. (b) Schématisation d un transistor FDSOI. Les profondeurs de jonction et de déplétion sont, à présent, limitées géométriquement. Un couplage électrostatique existe entre le source et le drain, via le BOX (c) Schématisation d un transistor double-grille. Si la profondeur de jonction et de déplétion sont toujours limitées géométriquement, le remplacement du BOX par une seconde grille permet de renforcer le contrôle du potentiel du canal. Le couplage latéral entre la source et le drain est ainsi considérablement réduit. Notons que le transistor à grilles multiples peut fonctionner avec des grilles symétriques (même travaux de sortie) ou asymétriques (travaux de sortie différents), modifiant ses propriétés électriques. Nous reviendrons plus en détail sur ce point au cours du chapitre 3. Dans la suite de ce chapitre, nous nous intéresserons uniquement au cas du transistor à grilles symétriques. Les avantages liés à l introduction d une ou plusieurs grilles supplémentaires sont multiples. Tout d abord, cela permet de multiplier les interfaces de conduction, et donc d augmenter en conséquence le courant débité par le transistor (jusqu à quatre interfaces de conduction dans le cas du transistor à grilles enrobante ou GAA pour «Gate All Around»). Dans un régime classique, le transistor conduit les porteurs sur chacune des ses interfaces. Le phénomène d inversion volumique, décrit par la suite, permet d augmenter encore plus le courant débité à une tension donnée. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 47

48 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Un autre avantage majeur du couplage électrostatique apparaissant entre les grilles est le contrôle sous le seuil des performances du transistor. Tout comme le SOI, l utilisation de films minces permet de contrôler physiquement la profondeur d implantation. La pénétration latérale du champ électrique est quant à elle réduite, grâce au remplacement du BOX enterré par une seconde grille, qui amplifie le contrôle du potentiel. Pour mieux comprendre ces effets, nous pouvons imaginer schématiquement le transistor à double-grille comme la juxtaposition de deux transistors à simple grille, dont la profondeur de jonction et la profondeur de déplétion, sur chaque interface, seraient limitées à la moitié de l épaisseur du film (X j = T dep1 = T dep2 = T Si /2), dans le cas d un DG à grilles symétriques et d une déplétion totale du canal de conduction. Si nous nous référons aux équations du SCE et du DIBL, cette limitation du T dep ajoutée au contrôle du X j, contribue à une forte réduction des effets canaux courts (comparé au FDSOI et au transistor conventionnel), et donc à une amélioration du comportement sous le seuil, jusqu à des dimensions ultimes de grille. Nous négligeons, dans cette approche particulière, l effet spécifique du couplage électrostatique entre les deux grilles, qui sera pris en compte lors de la modélisation complète de l architecture DG, présentée au cours du chapitre 4. Nous rappelons les équations du SCE et du DIBL : 2 ε X j Tox _ el T Si dep SCE = φ d = EI φd ε ox L eff Leff Leff 2 ε X j Tox _ el T Si dep DIBL = V ds = EI V ε ox L eff Leff Leff Un terme commun aux deux équations peut être extrait, l EI pour «Electrostatic Integrity», permettant une évaluation des performances intrinsèques d une architecture donnée en terme de contrôle des effets canaux courts, équation 1-22 : X T T EI = L L L 2 J ox _ el dep 2 eff eff eff avec X j et T dep, tels que définis Figure ds (1.22) L impact de chaque architecture sur la valeur finale de l EI est résumé tableau 1-2 : R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 48

49 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. EI, «Electrostatic Integrity» Bulk FDSOI/SON DG EI X T T = L L L 2 J ox _ el dep 2 eff eff eff T T T + λt EI = L L L 2 Si ox _ el Si Box 2 eff eff eff avec λ T la profondeur de Box déplétion sous le Box, permettant 2 T / 4 T Si ox _ el TSi / 2 EI = L eff Leff Leff de décrire l effet de couplage à travers l oxyde enterré. Tableau 1-1 : Impact du type d architecture (conventionnelle, FDSOI, SON ou DG) sur le contrôle des effets de canaux courts, via le calcul de l intégrité électrostatique, EI. Une analyse plus précise passe par le calcul de l EI pour les différentes architectures, conventionnelle («Bulk»), SOI et DG, par exemple. Il ressort ainsi que seule la configuration DG est capable de maintenir un contrôle acceptable du potentiel pour les derniers nœuds technologiques. Ce contrôle accru est néanmoins couplé à l utilisation de films de conduction très minces, Figure EI HP HP ITRS EI Bulk Required Tsi requis Tsi EI FDSOI EI DG Tolerable EI tolérable EI Nœud technologique (nm) Tsi (nm) Figure 1-26 : Calcul de l EI pour différentes architectures. Seul la double-grille permet un contrôle acceptable de l EI, et donc des effets canaux courts, pour les derniers nœuds technologiques. Ce contrôle se fait via l utilisation de films de conduction très minces [Skotnicki 2004]. Il est intéressant de remarquer, à travers l équation de l EI, qu il est possible de relâcher les contraintes dimensionnelles (épaisseur du film et/ou épaisseur de l oxyde de grille) dans le cas d un transistor à grilles multiples, tout en conservant le même contrôle du potentiel que pour le SOI, toutes les autres dimensions étant équivalentes (longueur de grille, dimension des espaceurs etc. En effet, tous ces R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 49

50 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. avantages liés à l utilisation de transistors à grilles multiples ne sont valables que dans la mesure où le film est totalement déplété. Dans le cas d une DG à grilles symétriques, par exemple, où l on travaillerait avec un film épais, si T dep1 + T dep2 < T si (T dep1 et T dep2, correspondant, pour rappel, aux profondeurs de déplétion respectives des interfaces 1 et 2), le film de conduction devient alors partiellement déplété. Une région neutre est alors créée au centre du canal, et l effet de couplage entre les deux grilles disparaît, Figure Zone neutre Grille 1 Grille 1 S T dep1 T dep2 D S T dep2 T dep 1 D Grille 2 Grille 2 Figure 1-27 : (a) Transistor à grille enrobante partiellement déplété Tdep1 + Tdep2 < Tsi. Une zone neutre apparaît au centre du film de conduction. (b) Transistor à grille enrobante totalement déplété, Tdep1 + Tdep2 > Tsi. Le dispositif se ramène alors à l équivalent de deux transistors en parallèle (quatre dans le cas de la GAA) et ne conserve plus que l avantage du gain en courant, dû à la multiplication des interfaces de conduction. L importance de l épaisseur du film de conduction sur le contrôle des effets canaux courts, est démontrée Figure 1-28 : Tsi = 10nm Tsi = 20nm Tsi = 30nm DIBL (mv) (V) Leff (nm) Figure 1-28 : Impact de l épaisseur du film de conduction sur le contrôle des effets canaux courts. Simulation ISE avec Leff = Lg-20nm (correspondant à un recouvrement symétrique de 10nm des extensions), Na = at/ cm3, Tox = 1.4nm, V D = 1V. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 50

51 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures ) L inversion volumique et le champ effectif Comme le démontre [Josse 2000], le couplage entre les grilles induit une augmentation du minimum du potentiel du canal (film totalement déplété). Il s ensuit donc une augmentation de la densité de porteurs au centre du film, au fur et à mesure de la réduction de l épaisseur du canal de conduction. Ces porteurs participent alors à la conduction entre la source et le drain. Le courant débité par le dispositif augmente. Comme montré sur la Figure 1-29, présentant la Simulation ISE de la distribution des porteurs dans un transistor double Grille pour différentes épaisseurs de canal, le couplage entre les deux grilles induit une augmentation du minimum de concentration des porteurs. Il est important de noter que les effets quantiques ne sont pas pris en compte dans cet exemple. Pour les épaisseurs de films les plus minces (typiquement inférieurs à 10nm), il n est plus possible de négliger les effets quantiques. La quantification des niveaux énergétiques induit, en effet, un décalage du pic de densité maximale des porteurs vers l intérieur du film de silicium, Figure 1 30 (voir par exemple, la courbe pour Tsi = 15nm). En particulier, le phénomène d inversion volumique est mis en évidence pour les épaisseurs de films les plus minces (à partir de Tsi = 5nm dans cet exemple). On passe ainsi de deux pics de conduction, à un pic unique situé au centre du film [Balestra 1987]. 1.E+19 1.E+18 10nm Concentration e- (cm-3) 1.E+17 1.E+16 1.E+15 1.E+14 1.E+13 1.E+12 1.E+11 20nm 30nm 1.E+10 50nm 1.E Epaisseur du canal de conduction (µm) Figure 1-29 : Simulation ISE de la distribution des porteurs dans un transistor double Grille pour différentes épaisseurs de canal (Na = at/cm3, Tox = 1.4nm). Les effets quantiques ne sont pas pris en compte. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 51

52 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Densité électronique (*10 25 m -3 ) Tsi = 15 nm nm Tsi = 8 nm Tsi = 5 nm Tsi = 4 nm Tsi = 2 nm 0 1 0,0E+ 0 5,0E- 5 1,0E-10 1,5E 15 Position dans le film (nm) Figure 1-30 : Impact de l épaisseur du film de conduction sur la distribution des porteurs minoritaires (simulation effectuée avec prise en compte des effets quantiques [Code NewPoid, L2MP]). La densité électronique augmente de manière régulière, puis décroît pour des épaisseurs de films inférieurs à 5nm (augmentation de la dégénérescence entre deux niveaux énergétiques consécutifs). On met également en évidence le phénomène d inversion volumique, avec la formation d un pic de conduction unique au centre du film. Ici, Na = at/cm3, et le potentiel de surface est symétrique, fixé à 1.24V [Monfray 2000]. Le fait de conduire ainsi en volume permet, outre l augmentation du nombre de porteurs minoritaires participant à la conduction, de réduire l influence des rugosités de surface de l oxyde de grille, et donc d augmenter la mobilité globale des porteurs. Le courant I on va donc augmenter pour un I off donné. Il faut cependant noter qu en dessous d une épaisseur donnée, la densité de porteurs va diminuer, malgré l augmentation du couplage entre les grilles, à cause de l augmentation de la dégénérescence entre deux niveaux consécutifs. Seuls les niveaux énergétiques les plus bas sont alors peuplés, réduisant au final la population totale de porteurs en inversion. Un autre avantage décisif de ces dispositifs à grilles multiples vient du caractère symétrique de la distribution du potentiel électrostatique, qui induit un champ électrique nul au milieu du film. Ceci, couplé avec la réduction de la profondeur de déplétion, tend à diminuer l intensité du champ électrique vertical (perpendiculaire aux interfaces), et donc le champ effectif global dans la structure, Figure Cette particularité contribue à augmenter encore plus la mobilité des porteurs, en réduisant également l effet des rugosités d interfaces et des phonons acoustiques. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 52

53 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. 600 Mobilité effective (cm²/v.s) Double Grille SOI Simple Grille Bulk L eff = 25nm Champ effectif transverse (MV/cm) Figure 1-31 : Couple Eeff/µeff simulé pour différentes architectures (à même Tox, DIBL = 100mV/V pour tous les transistors considérés) et pour une longueur de grille fixée (Leff = 25nm). Figure réalisée d après [Antoniadis 2002] et [Lochtefeld 2002]. Nous constatons que pour une charge d inversion donnée, le champ effectif est diminué dans le cas d une double-grille, conduisant à une augmentation globale de la mobilité dans le dispositif. Finalement, l excellent contrôle des effets de canaux courts permet d utiliser pour cette architecture des canaux moins dopés (voir intrinsèques). La conséquence est une nouvelle fois une diminution du champ effectif (diminution de la charge de déplétion) et donc une augmentation de la mobilité. L utilisation d un film de conduction non dopé induit également une réduction des effets parasites liés aux fluctuations de dopants et, simultanément, une augmentation de la probabilité de transport balistique [Munteanu 2003b] dans le cas des canaux les plus courts (typiquement inférieurs à 20nm). L accumulation de tous ces effets bénéfiques, se traduit par un fort gain en transconductance, qui peut aller jusqu à 50% comparé à la mise en parallèle de deux transistors à simple grille [Collinge 1990], Figure Figure 1-32 : Transconductance, d(i D )/d(v G ), en fonction de la tension de V D = 0.1V. L utilisation de transistors à grille enrobante permet un gain de plus de 50% comparé à la mise en parallèle de deux transistors SOI à simple grille [Collinge 1990]. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 53

54 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures ) L impact de l architecture à grilles multiples sur la tension de seuil et la pente sous le seuil Tout comme pour les dispositifs SOI, la tension de seuil est très dépendante de l épaisseur du film de conduction. Si nous reprenons l expression classique définissant la tension de seuil pour un transistor conventionnel, équation 1-7, nous nous aperçevons que celle-ci est très sensible, à la fois à l épaisseur physique de l oxyde de grille, au dopage du canal, mais aussi à la profondeur de déplétion, limitée géométriquement pour un dispositif DG totalement déplété. La tension de seuil du transistor DG va donc diminuer avec la réduction du T Si. Qdep qnatdeptox Vth = VFB + + 2φF = VFB + + 2φF (1.23) C ε ox ox La dépendance de la tension de seuil face aux deux paramètres, N a, le dopage du canal, et T si, son épaisseur physique, peut néanmoins être étudiée grâce à l appui de la simulation, Figure Nous voyons ainsi que des tensions de seuil très basses (voir négatives) sont obtenues pour des films minces et peu dopés (dans le cas de l utilisation de grilles poly-silicium symétriques, dopées N+). Or, ces deux conditions sont essentielles pour un bon contrôle des effets canaux courts, et l augmentation de la mobilité des porteurs dans le canal. Ces différents points seront également repris plus en détail dans les chapitres 3 et 5, où nous démontrerons qu une des principales stratégies d ajustement de la tension de seuil sera l utilisation de grilles métalliques. Vt_lin (mv) (V) Na = 1E19at/cm3 Na = 5E18at/cm3 Na = 1E18at/cm Tsi (nm) Tsi (nm) Figure 1-33 : Impact du dopage et de l épaisseur du film de conduction sur la tension de seuil de la double-grille (utilisation de grilles symétriques poly-silicium, dopées N+). Simulations ISE, Lg = 70nm, Tox = 1.4nm, V D = 0.1V. La pente sous le seuil est également parfaitement contrôlée dans le cas d un dispositif double-grille. On rappelle l équation générale de la pente sous le seuil : Vg kt 1 Qdep + QSS kt Cdep C SS S = = ln ( 10) 1 = ln ( 10) 1+ + log ID q Cox φs q Cox Cox (1.24) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 54

55 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. où φs correspond au potentiel de surface,, Q SS correspond aux charges d interfaces dans l oxyde de grille et C SS à la capacité qui leur est associée. Comme démontré dans [Wouters 1990], dans une double-grille, le contrôle symétrique par les deux interfaces, du potentiel dans le canal, induit un couplage capacitif parfait entre V G et φs. Le potentiel de surface et de volume évoluent donc linéairement suivant la polarisation de grille appliquée. De plus, la charge de déplétion, Q dep, dans le film de conduction, restera constante, dans le cas d un dispositif totalement déplété, quelle que soit la variation du potentiel de surface. La capacité de déplétion, C dep, qui lui est associée est donc nulle. Dans le cas d une double-grille totalement déplétée, l expression précédente se ramène donc à : kt 1 Q SS kt C SS S = ln ( 10) 1 = ln ( 10) 1+ q Cox φs q Cox S 60mV/dec à 300K, si Qss = 0. (1.25) L utilisation de dispositifs double-grille permet donc théoriquement d obtenir des valeurs de pente sous le seuil idéales, ce qui induit une amélioration de la consommation statique, sous le seuil (diminution de I off ), à une tension de seuil donnée du transistor. Ceci n est généralement pas le cas pour les MOSFETs conventionnels, où le potentiel du canal est fortement perturbé par le substrat. Le contrôle du potentiel est accru dans le cas d un SOI par l introduction du BOX, cependant, le potentiel du canal (et donc la charge de déplétion) peut être modulé par l effet de charges accumulées sous cet oxyde enterré ) L «impact» de l architecture à grilles multiples sur l ITRS roadmap Le transistor à grilles multiples présente donc le double avantage de pouvoir contrôler parfaitement les effets canaux courts tout en maintenant un courant de saturation élevé. Le fort potentiel de cette architecture peut être confirmé grâce à l appui de la simulation, démontrant les performances tout à fait remarquables, attendues par l utilisation d un tel dispositif. La Figure 1-34montre un exemple de courbe I D (V G ) que nous avons simulé pour un dispositif DG de taille de grille Lg = 25nm (grilles symétriques métalliques, de type mid-gap, avec φ MS = 4.55eV). Avec l utilisation d un canal relativement fin (T Si = 10nm) et peu dopé (Na = at/cm 3 ), un courant de saturation de près de 1500µA/µm est obtenu, combiné à un courant de fuite de seulement 1nA/µm. Les effets canaux courts et la pente sous le seuil restent bien maîtrisés (S = 68mV/dec, DIBL = 50mV). R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 55

56 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. Id (A/µm) 1.E-02 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E Vg (V) Vd = 1V Vd = 0.1V Ion = 1500 µa/µm Ioff = 1e-9 A/µm S = 68 mv/dec Vt = 0.45 V Dibl = 50 mv Figure 1-34 : : Simulation ISE d un dispositif double-grille. Un très bon compromis Ion/Ioff est obtenu. Nous avons pris dans cette simulation un transistor à grilles métalliques symétriques (travail de sortie de type mid-gap, (ψms = 4.55eV). Lg = 25nm, Tsi = 10nm, Na = at/cm3, Tox = 1.2nm. Aujourd hui, les dispositifs MOS conventionnels n arrivent plus à remplir les spécifications ITRS pour les derniers nœuds technologiques. Le constat est similaire pour les dispositifs à films minces, SOI et SON, malgré l utilisation de transistors «idéaux», incluant tous les «boosters» technologiques (films peu dopés, grille métal, canal contraint). La même projection est effectuée pour la double-grille. Il apparaît alors clairement que les particularités de la double-grille, essentiellement en terme de contrôle des effets canaux courts, en font la seule architecture à même de pouvoir suivre l évolution de l ensemble de la «roadmap», nœud après nœud, Figure 1-35 Ioff (na/µm) Low Stand-By Power LSTP22 LSTP32 LSTP45 ITRS 2003 Bulk + Contrainte SON/SOI + Grille Métal Double Grille + Transport Balistique +Jonction métallique LSTP LSTP Ion (µa/µm) Figure 1-35 : Projections des performances du transistor DG pour les prochains nœuds technologiques du LSTP («Low Stand By Power»). [Skotnicki 2004]. Le très bon contrôle des effets de canaux courts et l utilisation de différents «boosters» technologiques (grilles R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 56

57 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. métal, canal contraint) en font la seule architecture capable de suivre l évolution de l ensemble de la «roadmap». En cas de transport balistique des porteurs ou d introduction de raffinements technologiques tels que la jonction métallique, il est même possible de dépasser largement les spécifications ITRS. 1.5) Bilan du chapitre 1 Le chapitre 1 nous a permis de mettre en évidence les limitations de l architecture MOS conventionnelle. Lors de la réduction des dimensions du transistor, et en particulier, de la largeur de la grille, un certain nombre d effets parasites apparaissent. Nous pouvons citer les effets canaux courts ou la fuite de grille, par exemple, qui viennent dégrader le courant de fuite global du transistor. Si, pour lutter contre ces effets, un certain nombre de solutions technologiques existent ou sont en cours de développement, très peu permettent de gagner à la fois sur le I on et sur le I off. Ainsi, si le dopage du canal de conduction permet de diminuer le couplage latéral entre la source et le drain, il induit également une diminution de la mobilité des porteurs. A travers divers autres exemples, nous avons donc pu finalement démontrer le besoin de réaliser un compromis électrique sur les performances du transistor. Cela se traduit par la formation de plusieurs grandes familles de dispositifs, dont les spécifications en terme de courant de conduction et de courant de fuite sont dictées par leurs applications futures dans un circuit. Nous avons pris comme référence, au cours de ce chapitre, les familles LSTP («Low Stand-By Power»), où nous privilégions le contrôle du I off pour limiter la consommation statique des transistors (application type téléphonie portable, technologie embarquée) et les familles HP («High Performance»), où des hauts niveaux de courants sont recherchés (applications de type logique). Les performances électriques et technologiques visées pour chaque architecture sont spécifiées par la «roadmap ITRS». Mais les projections réalisées pour chaque nœud technologique nous montrent que malgré tous les raffinements apportés au procédé de fabrication, les performances du transistor MOS conventionnel sont bien souvent insuffisantes. De nouvelles architectures sont donc proposées pour pouvoir prolonger la vie du MOSFET. Il s agit principalement de transistors à film de conduction mince : le SOI totalement déplété, le SON et le transistor double-grille. Dans chacun des cas, le contrôle des effets canaux courts est amélioré par un accroissement du contrôle du potentiel du canal, induit par la présence d un oxyde enterré ou d une seconde grille. Si le SOI montre ses limites pour les nœuds technologiques en rupture du fait du couplage électrostatique apparaissant entre la source et le drain, via le BOX, la double-grille semble tout à fait armée pour répondre à ces futurs besoins. Les propriétés électriques du transistor à grilles multiples sont, en effet, remarquables. Celui-ci permet la conduction du courant sur plusieurs interfaces de conduction. La valeur du I on final est même améliorée par la réduction du champ effectif au sein de la structure (limitation du T dep ) et la possibilité de conduire en volume dans le canal, toutes deux induisant une augmentation de la mobilité des porteurs. Sous le seuil, le comportement du dispositif à grilles multiples est encore R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 57

58 Chapitre 1 : Le transistor MOS et son évolution vers les générations futures. plus prometteur. Les effets canaux courts sont parfaitement maîtrisés grâce au fort couplage apparaissant entre les grilles. La pente sous le seuil est quasi-idéale, le couplage capacitif grille/canal étant quasi-parfait. Toutes ces caractéristiques uniques expliquent le très fort engouement actuellement constaté pour ces nouvelles architectures à grilles multiples. Un grand nombre de réalisations technologiques sont ainsi proposées, toutes plus ou moins complexe à réaliser. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 58

59 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Chapitre 2: Les transistors à grille multiples dans un environnement nano-cmos. L importance théorique du confinement d un canal entre des grilles multiples a été démontrée théoriquement. Au cours de ce chapitre nous allons tout d abord présenter les grandes familles de transistors à grilles multiples répertoriés qui ont été développées au cours des dernières années. Nous nous demanderons alors comment ces transistors peuvent ou non être adaptés à un développement industriel en prenant en compte les principales requêtes de la conception. Ensuite, ayant montré l intérêt des technologies planes, nous présenterons alors plus dans le détail l état de l art des technologies à grille enrobante développées au sein de STMicroelectronics afin de mettre en avant leurs avantages et inconvénients par rapport à l intégration de circuits. Enfin, nous ferons un bilan permettant de relier les interactions entre la conception de circuits et l état de l art de notre technologie à grille enrobante pour définir les nécessités de développer une nouvelle technologie adaptée à la conception de circuit. 2.1) Traduction de ces nécessités en Défis techniques Il a été montré précédemment que la rupture technologique nous amènera à venir réaliser un transistor MOS dont le canal est un film mince entouré de part et d autre par une grille. Ceci a donné lieu à l apparition de différents types de composants ayant tous en commun cette spécificité. C est l orientation du canal, la position des source et drain et la morphologie de la grille qui différencie globalement les différentes familles. Comme présenté sur la Figure 2-1, sont apparus au cours des années différents concepts tels que la Double Grille planaire, le transistor vertical (VRG) ; le transistor à triple-grille (Trigate), le transistor à ailette (FINFET) et le transistor à grille enrobante ( Gate All Around (GAA)) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 59

60 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Figure 2-1 : Différents types de transistors multi grilles présents dans la littérature ) Les réponses technologiques Si les concepts sont bien connus, le véritable challenge reste la réalisation technologique de transistors à grille multiple. a) b) c) GATE d) e) Gate SOURCE DRAIN Source Drain n+ Si-substrate n+ STI Transitors multigrilles avec différentes orientations de canaux ( nombre de canaux >2) Transistors multigrilles où la conduction est dans le plan vertical Transitors Transistors double Tiedmultigrilles gates (number où of channel grille > 2) où le contrôle la conduction des grilles est est dans le indépendant. plan du substrat. Transistors multigrilles à conduction verticale. Figure 2-2 : Classification de des technologies multi-grilles émergentes [SIA 2003]. L ITRS classifie en cinq familles les technologies multi-grilles émergentes (Figure 2-2). Il est intéressant de constater que la membrane multi-grille est apparue dans un nombre important de configurations. Nous allons donc au cours de ce chapitre nous baser sur l état de l art pour montrer les technologies émergentes. Tout d abord, les technologies utilisant un film mince vertical, communément appellée Tri-Gate ou Finfet (Figure 2-2, a et b) pour transistor à triple grille ou transistor à ailettes. Le canal est vertical et la grille enveloppe le canal. En fonction R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 60

61 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. des dimensions du film et de l existence ou non du canal horizontal, nous parlons de Tri-gate ou de FINFET. Ensuite, les transistors utilisant un canal horizontal avec une grille se trouvant au dessus et au dessous de la membrane. On distingue les technologies de transistors plans où la même grille enrobe le canal (Figure 2-2, c) appelées GAA ( Gate All Around ) ou DG ( Double Grille ) et celles où les deux grilles sont indépendantes (Figure 2-2, d) appelées IDG ( Independant Double Gate ) Enfin, sont répertoriées les technologies multi-grilles à conduction verticale où les sources et drain sont situés au dessus et au dessous de la grille. Afin de bien comprendre l état de l art technologique et la complexité des approches, nous allons au cours de ce chapitre traiter brièvement de chacune de ces familles de transistors multi-grille en se posant la question de la définition élémentaire de chacune de ces familles du point de vue des concepteurs et leur facilité d intégration dans la logique industrielle. Afin d être cohérent dans notre approche nous définirons, quelque soit l orientation du composant multi-grille, les paramètres de la membrane multi-grille comme représentés sur la Figure 2-3. Ensuite dans chacun des cas, nous identifierons par rapport au layout, les grandeurs physiques de la membrane sur lesquelles le concepteur aura un pouvoir d action. W L L TSi TSi W Figure 2-3 : Représentation de la membrane multigrille et des dimensions qui lui sont associées. W est la largeur du transistor correspondant à la demi circonférence du canal. TSi est l épaisseur du canal. L est la largeur de la grille. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 61

62 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos ) FINFET et Tri-Gate Définis par deux masques de base, les finfet et trigates sont des technologies multigrilles utilisant un film de Silicium vertical entouré par la grille. Masque de définition de la zone active Masque de définition de zone de grille L TSi grille source drain TSi L W Figure 2-4 : Schématisation du principe des transistors de type Finfet et Trigate La Figure 2-4 représente ces technologies et le schéma de conception qui leur est associé. Deux masques qui définissent respectivement la zone de grille ainsi que la zone active. Si nous identifions ce schéma à notre membrane (Figure 2-3), nous remarquons que le masque de définition de la zone de grille permet de définir la longueur L de la grille et que le masque de définition de la zone active permet de définir l épaisseur TSi de la membrane. La Largeur du transistor (W) est elle définie par choix technologique et est en général identique sur tous les transistors de la plaque (épaisseur du film de substrat de silicium). Communément, nous parlons de FinFET lorsque l épaisseur de film de la membrane (TSi) est mince (<20 nm) et que la conduction se passe en majorité sur les flancs verticaux du film de silicium. Les technologies classifiées en tant que Tri-gate utilisent elles les trois canaux de conduction. Dans ce cas, le TSi de la membrane est une variable et les dimensions sont relâchées comparé au finfet. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 62

63 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. FinFET 10nm AMD, IEDM 2002 [Yu 2002] Ion=892µA/µm Ioff=40µA/µm Vd=1.2V, Lg=10nm a) Metal Gate FinFET IBM, IEDM 2002 [Kedzierski 2002] Ion=1322µA/µm, Ioff=163nA/µm Vd=1.2V, Lg=100nm b) O FET TSMC, IEDM 2002 [Fu-Liang 2002] Ion=1173µA/µm, Ioff=6.51nA/µm Vd=1V, Lg=25nm c) Tri Gate (p FET) Intel, VLSI 2003 [Doyle 2003] Ion=2000µA/µm, Ioff=100nA/µm Vd=1.3V, Lg=60nm d) Tri Gate LETI, VLSI 2005 [Jahan 2005] Ion=740µA/µm, Ioff=2.8nA/µm Vd=1.2V, Lg=30nm e) Figure 2-5 : Example de réalisations de transistors de type Finfet (a,b,c) et Tri-Gate (d,e) présents dans la littérature. Les courants de drains I ON et I OFF indiqués sont normalisés par la demi circonférence de l interface grille/canal. La Figure 2-5 présente quelques exemples de réalisation transistors multi-grilles de type finfet et tri-gate présentes dans la littérature. Si ces deux familles de transistor sont aujourd hui en cours d étude, il est d un point de vue conception et industrialisation plus simple d intégrer des transistors de type finfet en dessinant un T Si fixe et en modulant le courant par le nombre de FinFETs. En effet, s il est possible de jouer sur la dimension du T Si pour réaliser un tri-gate, voir même pour placer la R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 63

64 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. membrane horizontalement, cette solution semble non-adapté à la conception car le courant des transistors ne sera pas linéaire par rapport à T Si ) Transistors plan à grille enrobantes ou indépendantes Les transistors plans à grille enrobantes ou indépendantes sont des transistor pour lesquels le plan de conduction principal est horizontal et est entouré de part et d autres par des grilles. Si les grilles sont connectées entre elles nous parlerons de transistors à grille enrobante ou transistors de type Gate-All-Around (GAA). Si ces grilles sont déconnectées et peuvent être alimentées chacune par une tension différente, nous parlerons de transistor Double Grille à grille Indépendante (IDG). Pour rester avec un canal plan et réussir à intégrer des grilles au-dessus puis audessous du canal, il existe deux type de méthodes : celles utilisant la création de cavité sous le canal [Colinge 1990] [monfray 2004] et celles utilisant les techniques de report de plaques sur Silicium pour toujours travailler dans le même plan [Guarini 2001] [Widiez 2004] Masque de définition de la zone active Masque de définition de zone de grille Masque de définition de la membrane Double Grille W L grille source canal drain TSi Figure 2-6 : Schématisation d un transistor plan à grille enrobante. La Figure 2-6 représente une technologie plan de grille enrobante par la méthode SON ainsi que son schéma de conception. Il est intéressant de constater ici, que si nous identifions notre membrane à cette intégration, c est l épaisseur de film (T Si ) qui se trouve dans la dimension verticale et qui ne dépend que du choix technologique. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 64

65 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Le concepteur pourra utiliser entre trois masques de base : Le masque de définition de la zone active qui permet de définir les zones d isolations par tranchés du transistors GAA. Le masque de définition de la membrane de silicium qui permet de définir la zone de silicium de canal ainsi que les sources et drains. Ce masque permet de définir directement la largeur W du transistor et de supporter mécaniquement la membrane.enfin, le masque définissant la zone de grille qui permet de définir directement la largeur L de la grille (Figure 2-7,a). Dans le cas d une technologie utilisant le report, ce sont exactement les même dimensions qui sont fixées : T Si dépend du choix technologique et L et W sont définissables (Figure 2-7,b et c ). SON Gate All Around STMicroelectronics, IEDM 2003 [Harrison 2003] Ion=1954µA/µm Ioff=283nA/µm Vd=1.2V, Lg=70nm a) Independant Double Gate (IDG) Ion=10µA/µm Ioff=?nA/µm Vd=1.2V, Lg=1µm b) IBM, IEDM 2001 [Guarini 2001] Independant Double Gate (IDG) Ion=822µA/µm Ioff=2.2nA/µm Vd=1.2V, Lg=20µm c) LETI, SNW 2005 [Widiez 2005] Figure 2-7 : Exemples de réalisations de transistors plans de type grille enrobante (a) ou double grille indépendante (b,c) présents dans la littérature. Les courants de drains I ON et I OFF indiqués sont normalisés par la demi circonférence de l interface grille/canal ) Transistors verticaux à grille multiples R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 65

66 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Comme représenté sur la Figure 2-8, le principe d un transistor vertical appelé aussi VRG est de venir placer la membrane double grille dans le plan du substrat, de sorte que la conduction se passe dans le plan perpendiculaire à celui du substrat. La grille enrobante est donc horizontale. source grille drain canal Figure 2-8 : Représentation schématique d un transistor à grille enrobante à conduction verticale. La Figure 2-9 représente schématiquement le lien entre le dessin de conception d un transistor vertical et sa représentation technologique prenant en compte la compatibilité circuit. Il en ressort que 5 masques de définition de la structure sont nécessaires. Tout d abord, le drain est défini par la création des isolations latérales par tranchée. Ensuite, le masque de définition du canal permet de venir déterminer la largeur W de la membrane du transistor ainsi que son TSi. La source est alors définie par un masque qui lui est spécifique et un dernier niveau est nécessaire venir relier les différentes grilles du circuit entre elles. Masque de définition des isolations et des zones de Drain Masque de définition des zones de Source Masque de définition du canal Masque d interconnection entre les grilles TSi TSi W TSi source grille drain canal L Figure 2-9 : Schématisation du concept de transistor à conduction verticale de type VRG. Travaillant sur cette technologie, un concepteur a donc accès à la largeur W du transistor ainsi qu à l épaisseur de la membrane. La largeur L de la grille est elle R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 66

67 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. définie par un choix technologique et est unique. Par ailleurs nous pouvons remarquer que le nombre important de masque est un facteur limitant pour ces technologies car ceci impose d utiliser une surface importante pour un seul transistor. Vertical Replacement Gate (VRG) Bell Laboratories, IEDM 2001 [Hergenrother 2003] Ion=730µA/µm Ioff=1nA/µm Vd=1.5V, Lg=200nm Figure 2-10 : Exemple de réalisation technologique de transistor à conduction verticale. Les courants de drains I ON et I OFF indiqués sont normalisés par la demi circonférence de l interface grille/canal ) Bilan Cette petite étude permet de représenté un instantané de l état de l art et de la prise en compte du lien entre la technologie et la conception en début de thèse. La Figure 2-11 résume les paramètres morphologiques sur lequel le concepteur peut agir, pour les différentes technologies mentionnées auparavant, via le dessin de conception ainsi que le nombre de masques fondamentaux. Ce nombre de masque est celui nécessaire à la réalisation physique du transistor. Il ne prend pas en compte les masques de définition des zones d implantations ni des niveaux supérieurs du circuit intégré ( BACKEND : contact et lignes de métal). Il ressort de cette figure des notions simples d adaptabilité des technologies aux définitions de circuits. Du point de vue conception, il est tout d abord intéressant de pouvoir définir le plus simplement possible une cellule en agissant sur des paramètres simples du transistor conventionnel en venant définir précisément la longueur de grille L et la largeur du transistor W mais aussi de pouvoir gagner globalement en performances tout en consommant moins lorsque le transistor est dans l état OFF (garder un TSi mince). Par ailleurs, une définition simple du transistor est nécessaire et il est important de ne pas ajouter un grand nombre de masque pour définir un transistor. (impact sur la densité complexité et le coût) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 67

68 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. W L L TSi TSi W Paramètres de la membrane à grille multiples accessible au concepteur Type de technologie L W TSi Nombre de masques Triple Grille et transistor à ailettes Transistor plan à grilles indépendantes ou enrobantes Transistor à conduction verticale Transistor Conventionnel Simple Grille X Fixe X 2 X X Fixe 3 Fixe X X 4 X X 2 Figure 2-11 : Interaction entre le type de technologie et le schéma de conception Du point de vue conception il est intéressant : - d avoir le courant débité qui soit linéaire par rapport à la variable W - d utiliser le minimum de surface sur un circuit intégré pour développer la même fonction. Donc, sont globalement retenus pour un développement industriel les technologies de type FINFET transistors à ailettes et des transistors type plan. Les FINFETs ont l avantage de ne pas ajouter de masque, d être simple à réaliser technologiquement en co-intégration avec des transistors de type conventionnels ou R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 68

69 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. SOI partiellement déplétés. Le Principal inconvénient de ces technologies est de travailler avec des réseaux d ailettes et donc de ne pas avoir un contrôle exact des dimensions du transistor (du W). Le transistor de type plan a l avantage de laisser au concepteur la possibilité de définir exactement la longueur et la largeur du transistor à grille multiple moyennant l ajout d un masque et un challenge technologique complexe. C est la raison pour laquelle un effort d intégration de transistors plan à grille enrobante utilisant la technologie SON a été soutenu au cours des dernières années au sein de STMicroelectronics. Note importante : Cette étude fait référence à l état de la recherche au début du travail de thèse et représente l état de l art de l ITRS Une constante recherche, de nouvelles inventions et une amélioration des procédés de fabrication peuvent amener à travailler dans le futur sur de tout nouveaux types de transistors qui n existaient pas à cet instant et que nous n aurions pas imaginé depuis. 2.2) Présentation du transistor planaire à grille enrobante : Etat de l art et compatibilité avec la définition de circuits ) Les challenges alliés à l intégration planaire à grille enrobante. Utilisant la technologie planaire à grille enrobante via la méthode SON, les principaux challenges sont non seulement de démontrer l aptitude d une telle technologie via l intégration de transistors isolés mais aussi de prouver la faisabilité de cellules de circuiterie élémentaires telles que par exemple des inverseurs et points mémoires de type SRAM. En effet, l inverseur correspond au plus simple circuit réalisable et permet de valider la fonction CMOS. La cellule mémoire SRAM est aujourd hui le circuit de référence en termes de densité car elle est toujours dessinée aux règles minimales de dessin. Les dessins de conception de ces deux exemples de cellules élémentaires sont présentés sur la Figure Nous traiterons ces types de cellules plus tard au cours de ce paragraphe. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 69

70 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. a) b) Figure 2-12 : Dessin de conception de cellule circuit élémentaire en technologie GAA SON. a) Inverseur b) point mémoire de type SRAM. Au cours de cette partie, nous verrons tout d abord quel est l état de l art et le procédé de fabrication utilisé afin de définir des transistors à grille enrobante. Nous découvrirons ensuite quels sont les résultats qui ont été obtenus sur des transistors isolés ainsi que des cellules circuit élémentaires. Enfin, nous remarquerons que même si cette technologie permet de valider les attentes théoriques et de démontrer la faisabilité de circuits, elle reste très limitée et trop complexe pour pouvoir développer de grandes cellules de circuits. Nous conclurons alors sur la nécessité de définir et d inventer un nouveau type de transistors à grille enrobante adapté à la conception ) Procédé de fabrication du transistor à grille enrobante utilisant la technologie GAA SON. Dans l état de l art de la double grille planaire réalisée au sein de STMicroelectronics, la brique technologique de type SON (Silicon On Nothing [Monfray 2004] R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 70

71 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. [Chanemougame 2005]) permettant de graver sélectivement une couche de SiGe par rapport à une couche de Silicium est utilisée. La zone de Double Grille est définie autour d une membrane de Si monocristallin défini par un masque de co-intégration nommé lateral bridge. Figure 2-13 : Procédé de fabrication de la GAA. a) jeu de réticules utilisé. b) Epitaxie Sélective SiGe. c) Epitaxie non sélective Si. d) Définition par photolithographie du canal de la GAA, gravure anisotrope des couches Si et SiGe. c) gravure isotrope sélective du SiGe d) oxydation de la grille, dépôt de poly-silicium, définition de la grille par photolithographie et gravure [Harrison 2005]. Sur un module STI (Shallow Trench Isolation) standard, une épitaxie sélective de SiGe (Figure 2-13,b) est réalisée suivie d une épitaxie non sélective de Si (Figure 2-13,c). Les deux couches épitaxiées sont alors gravées en utilisant le réticule latbridge définissant les zones de Source, Drain et canal de conduction. C est ce réticule qui définit la largeur (W) de la GAA. Puis, le SiGe est gravé sélectivement par rapport au Si grâce à une gravure plasma isotrope et sélective (Figure 2-13,e & Figure 2-14,a). Enfin, un oxyde thermique est formé autour du barreau de Si, servant d oxyde de grille, suivi du dépôt du matériau de grille venant remplir totalement le tunnel. Les grilles inférieures et supérieures sont alors définies de manière classique par photolithographie et gravure RIE (Figure 2-14,c). Une Gate All Around (Figure R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 71

72 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos b) est ainsi formée ou la partie haute de la grille est définie par le réticule de Grille et la partie basse par l intersection entre la Zone Active et la Zone Latbridge (Figure 2-14 b&c). Figure Vues morphologiques de la GAA. a) Vue du barreau de Silicium après gravure sélective du SiGe par rapport au Si. b) Vue en coupe de la grille enrobant le canal. c) Vue en coupe du dispositif entre la source et le drain. Lgate = 70nm ) Les principaux résultat de l état de l art Les résultats électriques obtenus confirment le potentiel de l architecture GAA. Comme le montre la Figure 2-15, des courants de conduction (I ON ) de 1954µA/µm (normalisés selon le W GAA du transistor (Figure 2-13a)) ont été atteints pour des NMOS dans une configuration où les pertes statiques (I OFF ) sont de seulement 283 na/µm (Vdd=1.2V). Par ailleurs, les effets canaux courts sont très bien contrôlés par ce type de dispositif. Des DIBL inférieurs à 100mV sont obtenus sur des dispositifs dont la longueur de grille est inférieure à 40nm (Figure 2-13b)). R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 72

73 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Figure 2-15 : Résultats électriques de la GAA. a) ID(Vg) pour Lgrille = 70nm, Tox = 20Å, Tsi=30nm. b) DIBL(LGrille) mesuré pour différentes épaisseurs de canal. [Harrison 2003a] Nous pouvons également noter l importance de travailler avec des films minces pour un contrôle des effets canaux courts. L épaisseur du canal de conduction est parfaitement contrôlée dans l architecture GAA SON dans la mesure où elle est définie par épitaxie. Par ailleurs, sur ces résultats de transistors isolés, on peut remarquer que seul le NMOS était ajusté en V T. Ceci vient du fait que les transistors de type nmos et pmos avaient la même grille de type poly-silicium dopé. L intégration en circuit des transistors de types GAA SON a été rendue possible a des fins de démonstration en utilisant une technique appelée PRETCH ( Poly Replacement Throught Contact Hole ) permettant de remplacer le poly-silicium de la grille par un métal de type midgap [Harrison 2004] [Cerutti 2005a]. Utilisant cette technique, il résulte un décalage de la tension de seuil équivalent à la différence entre le travail de sortie du poly-silicium dopé N et celui du métal déposé (Figure 2-16,a). Par ailleurs, utilisant une grille métallique quasi midgap sur nos structures nous obtenions des V T quasi symétriques pour nos NMOS et PMOS (Figure 2-16,b) ce qui permet de faire fonctionner des cellules circuit élémentaires. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 73

74 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Id (A/µm) 1.4E E E E E E E-05 Pretch: Double Grille TiN Ref: Double Grille Poly Lg = 50nm Tox = 1.5nm Tsi = 10nm 0.45V Décalage de Vt Vd = 0.1V Id (A/µm) 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-12 pmos TiN gate Grilles TiN nmos 0.0E a) b) 1.E Vg (V) Vg (V) Figure 2-16 : Effet du remplacement de la grille poly-silicium dopé de type N par une grille de type TiN quasi Midgap sur des transistors de type GAA SON (L G =50nm T Si =10nm et T ox =1.5nm). a) Exemple de caractéristique I D (V G ) d un transistor de type nmos avant puis après remplacement de la grille. b) Caractéristiques I D (V G ) de transistors isolés de type nmos et pmos. [Harrison 2005a]. Ainsi, il a été rendu possible de réaliser grâce à l intégration GAA SON des cellules circuit élémentaires telles que des inverseurs isolés et des points mémoire isolés de type SRAM ) L inverseur en technologie GAA SON L inverseur est la cellule de base des fonctions logique. Elle peut être décrite par la table de vérité présentée sur la Figure 2-17,a et est définie en technologie CMOS comme montrée sur la Figure 2-17,b. VDD pm OS T ableau de vérité de l inverseur IN OUT 0 1 IN OUT 1 0 nm OS a) b) GND Figure 2-17 : Table de vérité de l inverseur et schéma de réalisation en technologies CMOS. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 74

75 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Le principe de l inverseur est simple. Il s agit de mettre en commun la grille et le drain d un nmos et d un pmos. Les sources du nmos et du pmos sont respectivement reliées à la masse et à V DD. Ainsi, lorsque IN est à l état haut (à Vdd), la tension grille source du pmos est nulle (V GS =V IN -V DD =0). Il est alors bloqué. En même temps le nmos est conducteur car sa tension V GS est maximale (V GS =V IN -0V = V DD ). La sortie est donc court-circuitée à la masse par le nmos présentant une résistance faible. A l opposé, lorsque IN est à l état bas, c est le pmos qui court-circuite la sortie de l alimentation (état haut), le nmos restant bloqué. La Figure 2-17 présente le schéma de conception d un inverseur en technologie GAA SON ainsi que les résultats morphologiques obtenus. Afin de bien lire les schéma de conception de type latbridge il est important de comprendre l interaction entre les masques et la morphologie obtenue. Tout d abord, c est le masque de latbridge qui défini la largeur du transistor. Il est important de remarquer qu afin d équilibrer les courants des nmos et pmos, la largeur des transistors de type pmos est 1.6 fois plus importante que celle des transistors de type nmos. Comme nous l avons mentionné lors du procédé de fabrication, le réticule latbridge défini la zone physique de création de la membrane autour de laquelle se situera la grille enrobante. Ainsi, comme présenté sur la Figure 2-18,b nous distinguons deux zones : la zone de support mécanique de la membrane et la zone de membrane suspendue. La zone suspendue correspond à l intersection entre la zone active et le latbridge et la zone de support à celle entre le latbridge et le STI. La zone active dans laquelle le latbridge doit être inclus au niveau du canal du transistor permet elle de définir la zone d isolation entre transistors STI. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 75

76 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Figure 2-18 : Représentation du schéma de conception d une cellule inverseur en technologie GAA SON (a), Vue MEB en cours de fabrication de la membrane GAA et lien avec le schéma de conception (b). Coupes TEM d un inverseur réalisé avec des transistors à grille enrobante TiN dans le plan perpendiculaire à la grille (c) ainsi que dans le plan longitudinale à la grille (d). Les Figure 2-18 c et d montrent les coupe TEM d un inverseur réalisé en technologie GAA SON à grille TiN. Il est important de remarquer ici que la grille inférieure est définie comme étant la partie se trouvant sous la membrane. Par ailleurs, du point de vue électrique les résultats présentés en Figure 2-19 montrent que le circuit inverseur bascule de manière très abrupte à la tension V DD /2, ce qui confirme le bon fonctionnement de la cellule. [Harrison, 2005a] R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 76

77 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos TiN Grilles gate TiN Vout (V) Vin (V) Figure 2-19 : Caractéristique d une cellule inverseur en technologies GAA SON à grilles TiN ) Le point mémoire SRAM en technologie SON. La cellule SRAM appartient aux cellules de mémoire volatile perdant l information stockée si elles ne sont plus alimentées en tensions. Elles sont réinscriptibles et leur contenu peut être modifié à chaque cycle d écriture. Le schéma électrique est présenté sur la Figure VDD WL WL BLT NT NF BLF GND Figure 2-20 : Schéma d un point mémoire élémentaire SRAM à six transistors. Nous n expliquerons pas ici le détail de la cellule mais elle consiste en deux transistors d accès de type nmos, deux nmos de décharge et deux pmos de charge. Cela revient à placer deux inverseurs «tête-bêche», la sortie d un inverseur est connectée à l entrée du second. Ceci permet de garder un point de tension fixe à un point précis du circuit. Ces circuits sont très représentatifs de la maturité et de la densité d une technologie. Une règle importante de conception nécessaire pour optimiser la stabilité du circuit est que β ratio =(L accès *W drive )/(W accès *L drive )~1.8 R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 77

78 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. La course des industriels revient à faire constamment de plus petits point mémoires afin d améliorer pour chaque noeud technologique le nombre de Mbit proposé. Le nombre de points mémoires ainsi présent sur une puce se compte par millions et un gain en densité est un gain énorme. La Figure 2-21 présente l intégration en technologie GAA SON d un point mémoire SRAM à 6 transistors. La Figure 2-21,b présente en vue de dessus la cellule SRAM en court de réalisation, après définition de la zone définie par le masque latbridge qui correspond technologiquement à la zone de membrane suspendue dont les appuis mécaniques sont définis par les zones d intersection entre le masque latbridge et la zone de STI. La Figure 2-21,c représente le même point mémoire après définition de la zone de grille. Figure 2-21 : Intégration d un point SRAM en technologie GAA SON. a) Schéma de conception. b) Vue de dessus de la cellule SRAM après réalisation des membranes suspendues latbridge. c) Vue de dessus de la cellule SRAM après réalisation des grilles enrobantes. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 78

79 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Du point de vue électrique, plusieurs SRAM fonctionnelles réalisées en technologie GAA SON ont été mesurées. Les résultats obtenus [Harrison 2005a] ont caractérisé une SNM («Static Noise Margin») de 270 mv. Cette valeur permet de quantifier la stabilité de la cellule mémoire et correspond à la marge de tension parasite que peut tolérer la SRAM. Ainsi notre SRAM réalisée en technologie GAA SON présente une bonne stabilité comparé à la valeur moyenne généralement observée dans les technologies conventionnelless qui est de l ordre de 150mV. Vout (V) TiN Grilles gate TiN SNM = 270mV Vin (V) Figure 2-22 : Exemple de la caractéristique de sortie d une cellule SRAM réalisée avec la technologie GAA SON à grille TiN. La valeur de SNM de 270mV est obtenue. En conclusion, les résultats obtenus avec la technologie représentant l état de l art en technologies GAA SON ont démontré qu il est possible de réaliser des cellules élémentaires de type CMOS qui comportent de très bonnes propriétés. De ce fait, l utilité de la membrane à grille enrobante de type plan a bien été démontrée. Cependant, il est désormais important de relater les problèmes quand à l intégration circuit de cette technologie pour définir les besoins d inventer une toute nouvelle technologie dite GAA adapté à la conception ) Problèmes et limitations de l intégration circuit de la technologie GAA SON Si l approche GAA SON permet de valider parfaitement les différentes étapes de procédé ainsi que les caractéristiques des transistors à grille enrobante isolés (nmos et pmos) il s avère que divers facteurs limitants apparaissent pour l utilisation circuit de tels composants. Tout d abord, la présence du réticule «latbridge» oblige à re-concevoir les cellules en prenant en compte ce masque supplémentaire. Ainsi, en plus d un coup important R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 79

80 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. d adaptation de la conception, les cellules augmentent en densité. En effet, le latbridge (définissant le WGAA de la grille enrobante et permettant l accès à la couche SiGe et servant pour le support de la membrane) oblige à redimensionner les masques et à élargir la zone d active. Ce changement va à l encontre de l évolution souhaitée sur le plan de la conception car il oblige à élargir des dispositifs dont la largeur est généralement définie par les limites de photolithographie. Par exemple, la Figure 2-23 compare à même échelle entre un point mémoire de type conventionnel ( bulk ) et un point mémoire de type GAA SON pour le nœud technologique 65nm. La surface occupée par la cellule GAA SON est deux fois plus importante si nous respectons les règles de dessins afin de faire fonctionner tous les points mémoires présents sur la puce. Figure 2-23 : Comparaison entre un schéma de conception d un point mémoire en technologie conventionnelle (a) et en technologie GAA SON (b) dessiné selon les règles de dessins du nœud 65 nm. De plus, étant donné que la grille inférieure est définie par l intersection des réticules d active et de latbridge, elle se trouve être plus large que la grille de dessus. Ceci limite le fonctionnement dynamique du transistor. Le couplage capacitif entre la grille et la source et le drain augmente en effet la capacité globale du dispositif. Par ailleurs, si le procédé de fabrication n est pas bien contrôlé, les grilles inférieures de deux GAA peuvent se court-circuiter si plusieurs transistors partagent la même zone active (Figure 2-24). En effet le masque latbridge permet de définir la zone de membrane double grille. L intersection des masque Latbridge-Active correspond à la R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 80

81 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. zone grille enrobante sous laquelle est gravée l espace associé à la partie inférieure de la grille. L intersection Latbridge-STI correspond elle aux zones d appuis mécaniques servant de piliers à notre membrane suspendue de Silicium. La solution nécessaire pour ne pas court-circuiter les grilles inférieures est de venir créer une zone séparatrice entre les deux transistors en utilisant ces pilliers, points de supports mécaniques de la membrane. Ainsi les transistors ne sont pas courtcircuités si la gravure de la zone de grille inférieure est inférieure à la gravure de la zone séparant les deux transistors [Harrison 2005a]. Comme nous le voyons Figure 2-24,d dans le cas de l état de l art sur l exemple du circuit SRAM, les dimensions entre deux transistors partageant la même active sont à peine plus grande que la largeur du plus large transistors. C est grâce à un très bon contrôle de la gravure sélective que nous avons pu réussir à faire précisément cette gravure mais pour industrialiser une telle technologie, il serait impératif d élargir encore plus les cellules afin d avoir un pourcentage adéquat de transistors fonctionnels dans les zones de circuits denses. Figure 2-24 : Représentation du risque de court-circuit de deux transistor partageant la même zone active. a) Représentation schématique des transistors. b) Schéma de conception de deux transistors partageant la même zone active dans un point mémoire. c) Représentation en 3 dimensions du problème. d) Vue de dessus d un point mémoire SRAM fonctionnel en technologie GAASON. Le court circuit est évité grâce à la dimension des points de support mécanique de la membrane suspendue. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 81

82 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Par ailleurs, cette limite de gravure impose d avoir une largeur limite des transistors à grille enrobante sur toute la puce. Ainsi, si nous reprenons les exemples introduits de l inverseur et de la SRAM, il ne peuvent être réalisés sur la même puce car la largeur des transistors de l inverseur étant plus importante, les transistors de la SRAM seraient court-circuités. C est la raison pour laquelle si nous devions co-intégrer différents types de circuits nous serions obligé de créer des règles drastiques. La Figure 2-25 présente à titre d exemple un point mémoire ainsi qu une cellule standard SRAM en technologie GAA SON. Afin de ne pas court-circuiter les transistors partageant la même zone active entre eux, les zones de support de la structure séparant les transistors ont été dimensionnées avec la règle suivante. d tr-tr =1.5*W GAAmax. Cette règle suppose que l on sache contrôler idéalement la gravure sélective de création de la membrane. En conséquence, on remarque que sur la cellule standard (Figure 2-25,b), il est donc nécessaire de définir les transistors les plus larges comme l association de plusieurs transistors dont la largeur ne dépasse pas W GAAmax. Cette nécessité est extrêmement limitantes en ce qui concerne l intégration circuit de transistors en technologie GAA SON. Figure 2-25 : Représentation de deux cellules élémentaires en technologie GAA SON qui seraient présentes sur la même puce : un point mémoire SRAM à 6 transitors (a) et une cellule standard de type NAND (b). Afin de ne pas court-circuiter parties inférieures des transistors de type GAA SON, des réseaux sont crées lorsqu il est nécessaire d obtenir de grand W. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 82

83 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. En conclusion, si les transistors de type GAA SON on démontré tout le potentiel de l architecture à grille enrobante de type plan, ils ne sont pas adapté à une définition de circuits et il est nécessaire d inventer et de développer un nouveau type de transistor qui puisse être facilement intégré dans un système afin de correspondre aux spécifications circuit ) Un concept nouveau: Le transistor à grille multiple adapté à la conception. Afin de développer une technologie industrielle, il est tout d abord nécessaire de se poser la question suivante : de quoi avons-nous besoin pour concevoir tout type de système intégré sur puce? Dans un cas idéal, il faudrait que les systèmes créés puissent être les plus performants possible tout en consommant un minimum. Hors, des compromis sont obligatoires. En effet, les équations modélisant les puissances consommées sont les suivantes : - La puissance statique est proportionnelle au courant I OFF : α (2.1) P I. V STAT OFF DD - La puissance dynamique est proportionnelle à la capacité de la grille ainsi qu à la fréquence d utilisation du transistor et qu à la valeur de la tension d alimentation au carré : P DYN C. f. VDD² α (2.2) - Enfin, le temps de commutation d un transistor est ralenti proportionnellement à la capacité de la grille et la tension d alimentation et est accéléré par la valeur du courant I ON. C. V DD τ pα (2.3) ON I Le transistor idéal permettant de débiter un très fort courant I ON à faible V DD permettant ainsi d avoir un système rapide tout en consommant peu n existant pas, il est nécessaire de proposer aux concepteur un panel de transistor, pour définir une R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 83

84 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. plateforme technologique qui procure divers type de transistor en fonction de l application qui leur sera attribuée. Figure 2-26 : Définition des spécificité de la plateforme 65nm de STMicroelectronics pour les applications LP et GP. (T=25 C) [Tavel 2005] La Figure 2-26 présente l exemple de plateforme technologique coventionelles pour le nœud 65 nm. Nous trouvons dans cet exemple, les catégories de transistors suivantes: - Entrées/Sorties ( Input/Outpout (IO) ) : Ces transistors servent principalement aux communication extérieures ainsi qu aux fonctions analogiques. - Basse consommation ( Low Power (LP) : les transistors de type LP ont pour objectif d offrir un I OFF optimisé et sont principalement utilisées dans les applications portables. - Utilisation générale ( General Purpose (GP) ) : Ces transistors proposent un ratio I ON I OFF moyen en fonction de la technologie. Sont principalement utilisées dans les réseaux et les applications qui n ont pas besoin de vitesse et qui ne sont pas portable. - Hautes performances ( High performance (HP) ) : Ces transistors favorisent la vitesse de commutation (courant ION important) quelque soit la R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 84

85 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. puissance consommée. Ces transistors sont principalement utilisés dans les microprocesseurs de hautes performances. En second lieu, l optimisation de la conception vient de la possibilité technique de gagner en densité d intégration et ce pour des besoins de rapidité des cellules, de coût et de consommation. Répondre à cette problématique en réalisant des transistors à grille enrobante de type plan est notre défi. Nous devons donc réaliser une technologie dense et optimiser les performances de nos transistors. L utlisation de la membrane à grille enrobante permettant à la fois d optimiser les courants I ON et I OFF des transistors par rapport aux transistors conventionnels il est important de comprendre comment nous pourrions gagner en densité et simplifier le travail des concepteurs. Si nous comparons un point mémoire de type SRAM pour une technologie conventionnelle et deux technologies multi-grille de l état de l art (GAA SON et Finfet) en respectant les règles de dessin de la technologie 65nm ainsi que la règle du β ratio nous faisons les observations suivantes (Figure 2-27) : c est le schéma de conception associé au transistor conventionnel qui permet d être le plus dense. possible du point ; la cellule GAA SON est alors 2 fois moins dense que la cellule standard et la cellule Finfet est elle 1.4 fois moins dense. Figure 2-27 : Comparaison du shéma de conception d un point mémoire de type SRAM dessiné pour le nœud 65nm en technologie conventionnelle (a), GAA SON (b) et Finfet (c). R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 85

86 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. Ainsi, pour un nœud technologique donné et dans un cas où les dimensionnels circuits sont déjà limitées par l état de l art en matière de procédé technologiques, il n est pas envisageable de faire plus dense qu avec les jeux de masques standard. A noter : si les nouvelles architectures apparaissent moins denses à ce jour et dans ce cas précis, les technologies multi-grilles citées offrent tout de même un bien meilleur contrôle sous le seuil du transistor, permettent de définir des nœuds technologiques beaucoup plus petits (résistance aux effets canaux courts) que les technologies conventionnelles et aussi de gagner en densité dans des cellules plus larges. Il ressort donc de cette analyse que l un des meilleurs candidats pour répondre à ces défis circuits, serait de créer un transistor de type grille enrobante avec exactement le même jeux de masques que les technologies standards. Ainsi, nous n aurions tout d abord pas à ajouter de masque et les cellules aujourd hui très denses seraient aussi denses que les cellules bulks tout en profitant des avantages technologiques. Par ailleurs, il serait possible de venir définir des cellules équivalentes plus denses qu en technologie conventionnelles si celles-ci ne sont pas définies en limite de densité. C est dans ce contexte que se place ce travail de thèse. Prévoyant technologiquement la nécessité de créer une rupture technologique permettant de créer des transistors pour les générations 32 et 22nm, il est essentiel d avoir une action horizontale entre concepteurs et technologues afin de réussir à définir de nouveaux standards utilisables. Une fois avoir répondu à comment faire une avancée dans le sens de la conception pour créer une rupture technologique, le challenge de cette thèse peut se résumer au point suivant : Comment peut-on réaliser un transistor à grille enrobante en utilisant les mêmes réticules que les transistors standard? Pour répondre à cette question, nous verrons au cours des différents chapitres quelles sont les diverses inventions qui ont été développées afin de pouvoir répondre positivement à cette question. Pour aller plus loin nous étudierons les propriétés R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 86

87 Chapitre 2 : Les transistors à grille multiples dans un environnement nano-cmos. électriques de nos composant et montrerons le potentiel de transistor à grille enrobante adapté à la conception dans un contexte de plateforme technologique. Enfin nous aborderons d autres thèmes tels que la modélisation électrique à des fin de prévisions et d autres optimisations émergentes du lien technologie-conception. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 87

88 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Chapitre 3: Réalisation technologique d un transistor plan à grille enrobante adapté à la conception. Nous avons montré au cours des précédents chapitres que le transistor à grilles multiple est une solution palliant aux effets néfastes associés à la réduction des largeurs de grilles prédites par l ITRS telles que le contrôle des effets canaux courts. Ces technologies permettent en effet d être très robustes aux effets parasites introduits lors de la réduction de la longueur L du canal de conduction et donc de créer des transistors à la fois performants, consommant peu et ayant des largeurs de grilles pouvant être inférieures à 20 nm. Partant de l idée que la solution optimale est de travailler avec un transistor défini par une membrane de silicium entourée par une grille, nous avons fait une étude comparative du lien entre la conception et la technologie des grandes familles de transistors en rupture. Il en ressort le besoin de créer des transistors multi-grilles qui soient définis avec le même dessin de conception que les transistors standards. Ce que nous proposons au cours de cette thèse est de créer un transistor innovant, le transistor à Grille Enrobante adapté à la conception, qui de part sa définition est un transistor dont la grille entoure le canal, et est défini par les mêmes masques de grille et d active qu un transistor standard. La Figure 3-1 fait le lien entre le schéma de conception ( Layout ) et le résultat désiré. W Zone de Grille Zone Active Grille Enrobante Source Drain Diélectrique Isolant Figure 3-1 : Schématisation du concept grille enrobante adaptée à la conception. Le transistor à grille enrobante est défini avec les mêmes masques que les transistors standards (Grille et Active) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 88

89 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Le bénéfice majeur apporté par l utilisation de la même logique de conception que les transistors standard nous permet tout d abord de garder les librairies de cellules actuelles moyennant un facteur possible de réduction des dispositifs. De plus comme nous l avons mentionné au chapitre précédent, l avantage d une telle définition est de laisser au concepteur la liberté de dimensionner son transistor par son action directe sur la largeur (W) de la Zone Active. Enfin par cette approche nous pourrons développer des transistors à grille enrobantes qui soient aussi denses que les transistors standards. Au cours de ce chapitre, nous nous proposons de détailler les étapes techniques ayant permis de réaliser notre transistor à grille enrobante adapté à la conception. Pour cela, nous détaillerons chacun de ces modules de fabrication de notre transistor afin d identifier quels étaient les challenges techniques, quelles ont été les méthodes utilisées pour répondre à nos défis et quelles furent les résultats obtenus pour chacune des étapes spécifiques au procédé de fabrication de nos transistors. 3.1) Présentation générale du procédé de fabrication. Pour fabriquer notre transistor à grille enrobante, le procédé de fabrication est défini selon 6 modules : 1. Le Module de pseudo substrat où une couche sacrificielle est utilisée pour définir les futures zones de grilles enterrées. 2. Le Module d isolation du transistor et de gravure du tunnel de grille inférieure 3. Le Module de définition de la grille enrobante 4. Le Module de définition des Sources et Drains 5. Le Module de réalisation des contacts 6. Le Module backend R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 89

90 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Module 5 Backend Modules 3 et 4 Définition des zones de grilles et des Sources et Drains. Module 2 Isolation des transistors Module 1 Réalisation du pseudo-substrat Substrat Layout Figure 3-2 : Représentation schématique des 5 principaux modules de fabrication de la Grille Enrobante Planaire adaptée à la conception. Le challenge technologique de cette thèse est de fabriquer notre transistor selon six modules déterminants et dont certains sont très innovants. Au cours du premier module, partant d un substrat de type SOI, nous viendrons tout d abord créer dans les zones définissant la grille, une couches sacrificielles de SiGe confinée sous une R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 90

91 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception couche de silicium monocristallin (Figure 3-2, Module 1). En second lieu, nous définirons la zone active du transistor en créant un nouveau module d isolation basé à la fois sur l utilisation de l oxyde enterré du substrat SOI et sur la morphologie de notre futur transistor. Ensuite, utilisant la spécificité de la technologie SON [Monfray 2003] nous viendrons graver notre couche sacrificielle de SiGe enterrée pour réaliser un tunnel qui définira plus tard l emplacement de la grille inférieure (Figure 3-2, Module 2). Au cours du troisième module, nous définirons notre grille finale en prenant soin de nous adapter à la morphologie de notre zone active lors de la gravure (Figure 3-2, Module 3). C est alors que les sources et drains seront formés en venant tout d abord incorporer les dopants par une technique d implantation ionique puis en les métallisant par une technique de siliciuration. (Figure 3-2, Module 4). A cet instant, les contacts seront gravés à travers un diélectrique d isolation entre les transistors ayant été préalablement déposé puis aplanies (Figure 3-2, Module 5). Enfin, les transistors étant réalisés dans cette partie du procédé de fabrication nommée Front End, nous viendrons utiliser un procédé identique à celui utilisé dans les technologies standard pour créer la partie de fabrication appelée Back End correspondant à la réalisation d interconnexions métalliques entre les différents composants du circuit intégré. Chacun de ces modules est inovants et a nécessité un fort développement technologique, nous allons au cours de ce chapitre détailler chacun d entre eux en insistant sur les étapes ayant permis une telle réalisation. 3.2) Module 1 Substrat avec les zones de grille enterrée. Objectif du module : Le but de ce premier module est de créer une zone enterrée avec un matériau sacrificiel qui définira plus tard la partie inférieure de la grille du transistor tout en conservant au mieux les propriétés physiques de la future zone de canal se trouvant au dessus de cette zone sacrificiel. Les principaux objectifs sont résumés sur la Figure 3-3 : - le matériaux sacrificiel est défini grâce au masque de grille. - une couche de silicium doit alors recouvrir tout le substrat et il est impératif pour avoir de bonne propriétés électriques, que la zone se trouvant au R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 91

92 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception dessus du matériau sacrificiel (la future zone de canal) soit en silicium monocristallin - il ne faut pas que la zone se trouvant sous la future zone sacrificielle puisse être assimilée plus tard à un canal de conduction parasite. Masque de définition de la grille Objectifs du module: Définition du Futur Canal en Si monocristallin Si Isolation Latérale Isolation Substrat Définition de la future zone de grille dans un matériau sacrificiel Ne pas créer de ne canal parasite sous la future grille inférieure Figure 3-3 : Schématisation des Principaux objectifs du module de substrat avec création des zones de grille enterrées 3.2.1) Description générale du module de définition du substrat Pour répondre à nos objectifs notre choix s est porté sur l utilisation de la technique SON [Monfray 2003] consistant à utiliser une couche de SiGe sacrificielle que nous savons graver avec une forte sélectivité vis-à-vis du silicium. L intérêt principal du choix de ces matériaux est que les différentes couches (SiGe et Si) peuvent être définies par une technique d épitaxie permettant de transférer la maille d un silicium monocristallin à celle du SiGe puis celle du SiGe à celle du Si. Le défis est alors de combiner la croissance d une couche de SiGe monocristallin en utilisant un germe de silicium issu du substrat avec la réalisation d isolation de la zone pouvant devenir un transistor parasite tout en optimisant la croissance finale et non sélective de la couche de silicium de la future zone active. Pour y répondre, notre module de substrat s organise donc en deux grandes parties que nous allons détailler au cours de ce chapitre. Il s agit en premier lieu de venir définir une zone de Silicium isolée par gravure anisotrope via le masque de grille puis de créer une zone isolante autour de cette couche de silicium pour qu elle ne puisse R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 92

93 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception se comporter en fin de fabrication comme un transistor parasite. En second lieu, une fois la couche de reprise d épitaxie des zones de grille réalisée, nous faisons croître par épitaxie sélective une couche de SiGe sur la partie apparente du germe de Silicium suivie d une épitaxie non sélective de Silicium qui permet de faire croître du silicium partout sur le substrat ) Création du germe d épitaxie définissant la zone de grille enrobante. Premières étapes dans la création du pseudo substrat adapté à notre transistor à grille enrobante, il s agit là de venir isoler un germe de silicium définissant les zones des grille et de canal. Active Grille Si Oxyde Résine a) Dépôt de Masque Dur diélectrique Photolithographie du niveau de grille Masque dur Diélectrque b) Gravure Anisotrope et strip de la résine Espaceur Nitrure c) Dépôt conforme de nitrure Gravure d espaceurs nitrure Figure 3-4 : Module 1 : réalisation du germe de silicium nécessaire à la définition de la grille et du canal dans le substrat. Pour cela, partant d un substrat de type SOI, nous réalisons tout d abord le dépôt d un diélectrique de type oxyde (Figure 3-4,a). Ce dépôt est réalisé par une technique de CVD (Chemical Vapor Deposition) et nous servira ultérieurement de masque pour la gravure du film SOI et permettra d assurer la formation de l espaceur qui même avec une sur gravure recouvrira complètement le film SOI. Une fois le film R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 93

94 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception d oxyde déposé, nous déposons une résine pour réaliser une photolithographie du niveau de grille. Nous réalisons alors la gravure du niveau grille dans notre substrat SOI à travers le masque dur d oxyde et en prenant comme couche d arrêt l oxyde enterré. Cette gravure doit être parfaitement anisotrope car c est d elle dont dépendent les dimensions de la grille inférieure et du canal de conduction. Par ailleurs étant donné que nous réaliserons ensuite un espaceur sur les flancs de notre film de SOI, il est important ceux-ci soient gravés de façon la plus verticale possible. Pour cette gravure, nous utilisons des sources hautes densités (HDP) : paramètres RIE HDP Pression ( m torr) Puissance ( W) Fréquence Mhz) Densité plasma (cm-3) Température électronique (V) Energie des ions (V) Mhz Mhz /2.45 GHz Malgré la faible énergie des ions, la vitesse de gravure et beaucoup plus forte dans ces réacteurs HDP que dans les réacteurs RIE grâce à une densité ionique plus importante. L anisotropie est améliorée grâce à une pression de travail beaucoup plus faible dans ces réacteurs HDP. Description d un procédé de gravure polysilicium : Un procédé de gravure polysilicium est constitué de trois étapes différentes : - Le breaktrough : étape à forte puissance de polarisation du substrat ( >400w) permettant de retirer la couche d oxyde natif qui se crée à la surface du polysilicium - La gravure principale : étape à puissance de polarisation élevée 100 < P polarisation < 200 w) qui permet d obtenir l anisotropie de gravure. Les gaz couramment utilisés sont HBr,Cl2,He,O2 R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 94

95 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception - La sur-gravure, étape a faible puissance de polarisation (50 w) qui permet de terminer la gravure du poly silicium qui reste dans les lignes denses. (Sélectivité Poly Si/SiO2 entre 40 et 60) Les gaz couramment utilisés sont HBr,He,O2. L enchaînement entre la gravure principale et l étape de sur gravure est contrôlé par un système de détection de fin d attaque (émission optique). Une fois le film gravé, nous retirons la résine puis nous réalisons des espaceurs de type nitrure sur les flancs de l empilement oxyde/silicium. Créer des espaceurs consiste à graver anisotropiquement une couche déposée de façon conforme sur une cassure topographique. La Figure 3-5 montre le principe de création des espaceurs de type nitrure dans notre cas. Le dépôt du nitrure est conforme et se fait en four. La gravure anisotrope du nitrure s effectue dans un réacteur de gravure oxyde RIE, en utilisant une chimie très sélective nitrure /oxyde (de l ordre de 15/1) à base de CH3F. Pour détecter la fin de gravure nous utilisons une détection optique, raie CN à 387 nm lorsque les couches d oxyde deviennent apparentes. Dans notre cas, un dépôt de nitrure de 15nm a été déposé puis gravé en tant qu espaceur dans les bords de zone de grille. Profil du Nitrure déposé conformément à la topographie du dispositif oxyde déposé Si Espaceur de nitrure obtenu après gravure. oxyde enterré Figure 3-5 : Principe de création des espaceurs autour de la zone définie par la première gravure grille ) Epitaxie de la structure Nécessitant une nouvelle séquence d épitaxie, le challenge consiste à maîtriser au mieux la méthode d épitaxie pour pouvoir utiliser le germe de silicium afin de faire croître sélectivement une couche de SiGe monocristalline sur le Si (Figure 3-6,b) puis de faire croître de façon non sélective une couche de Si partout sur le substrat (Figure 3-6,c). Cette seconde épitaxie sera monocristalline au dessus de la couche de SiGe et sera poly-cristalline au dessus des zones diélectriques. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 95

96 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Active Grille Si mono-cristallin Nitrure oxyde enterré Si SiGe mono-cristallin a) Retrait du masque dur d oxyde b) Epitaxie Sélective de SiGe Si mono-cristallin c) Epitaxie non-sélective de Si Si Polycristallin Figure 3-6 : Schématisation de la séquence d épitaxie du substrat comprenant les étapes de nettoyage d avant épitaxie, l épitaxie sélective de la couche de SiGe seulement sur les zones de Si et l épitaxie non sélective de Si sur tout le substrat. Ces étapes nécessitants un développement important nous allons tout d abord présenter plus précisément la technique d épitaxie, nous verrons ensuite quelles sont les différentes options que nous pouvons utiliser lors de l intégration de nos dispositifs pour ensuite expliquer quel a été le choix d épitaxie de notre substrat à grille enterrée ) Présentation de la technique d épitaxie [Talbot, 2004] L épitaxie Silicium que nous avons utilisé au niveau industriel est une technique de dépôt Chimique en phase Vapeur CVD ( Chemical Vapor Deposition ) consistant à déposer un matériau par déplacement de l équilibre thermodynamique entre la phase vapeur (précurseur) et la phase solide (substrat). La température du substrat fournit alors l énergie d activation de la réaction chimique. Le dépôt chimique en phase vapeur est un procédé s effectuant en plusieurs étapes simultanées et indépendantes (Figure 3-7): R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 96

97 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Transport des gaz (ou réactants) par convection forcée dans la zone de flux gazeux assuré par un gaz porteur qui dans notre cas de l hydrogène H2. Les gaz précurseurs de silicium sont le Silane SiH4 et le Dichlorosilane SiH2Cl2 ou DCS. Le gaz précurseur du germanium est le germane GeH4 dilué entre 1% et 10% dans l hydrogène. Il est possible d utiliser comme dopants le diborane B2H6 pour le type p la phosphine PH3 et l arsine AsG3 pour le type n tous dilués entre 1 et 1000ppm dans l hydrogène. Enfin, le Chlorure d hydrogène HCl utilisé à faibles débits pour les procédés d épitaxie sélectives, et utilisés à forts débits pour le nettoyage des chambres de procédé. Diffusion des espèces réactives vers la surface du substrat et adsorption. Ceci équivaut à l arrivée d un atome de la phase gazeuse sur la surface du substrat. Cet atome adsorbé et isolé est appelé adatome. Il peut diffuser à la surface, s évaporer à nouveau ou s agréger à un autre adatome. La diffusion des adatomes qui se regroupent vers un état stable appellé nucléi. La croissance correspond au grossissement des nucléis et à leur éventuelle coalescence. Désorption des produits des réactions chimiques, diffusion vers la zone de flux gazeux et l évacuation des flux gazeux. Flux gazeux (H 2,SiH 4,HCl,..) Condensation Evaporation Désorption Diffusion nucléi (métastable) nucléi (stable) Croissance Substrat Figure 3-7 :Etapes de formation d un film de Si par Epitaxie : 1) adsorption, 2) nucléation, 3) croissance. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 97

98 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception A noter : Ce procédé doit être utilisé hors équilibre thermodynamique sans quoi le flux d atomes qui se condensent serait égale à celui des adatomes qui s évaporent ) L épitaxie pour l intégration de dispositifs. Utilisée pour de nombreuses applications dans le milieu de la microélectronique telles que les épitaxies de source et drain surélevés, l épitaxie est une technique majeure à l intégration des dispositifs et de nouvelles architectures. esi _ poly esi _ mono Facette de croissance du Si mono (111) Si Poly-cristallin Si mono-cristallin 54.7 (100) Diélectrique Si mono-cristallin Diélectrique Si mono-cristallin a) Epitaxie Non Sélective (NSEG) b) Epitaxie Selective (SEG). Exemple de la croissance de facette selon le plan (111) Figure 3-8 : Schématisation du principe de croissance par épitaxie non sélective (a) et de croissance par épitaxie sélective (b). En tant que brique de base à l intégration technologique, nous distinguons deux types de croissance (Figure 3-8): 1. L épitaxie Sélective SEG ( Selective Epitaxial Growth ) qui permet, sur un substrat de silicium partiellement recouvert d un film diélectrique (SiO 2, Si 3 N 4, SiON) de faire croître du Si ou SiGe monocristallin sur les zones de silicium tout en empêchant la nucléation du Si ou SiGe poly-cristallin sur les zones de diélectriques. Il est important de noter que dans ce cas, la croissance préférentielle du Silicium selon certains plans cristallins amène au fait que nous obtenons ce que nous appelons communément une facette au niveau de l interface Si/diélectrique. Dans le cas d un substrat (100) (Figure 3-8,b), le plus couramment utilisé en microélectronique, la facette pousse principalement sous le plan (111) ou (311) avec des angles respectif d environ 54.7 et D un point de vu technique, c est la présence de HCl dans la chambre qui repousse la nucléation du Si ou SiGe sur les diélectriques. 2. L épitaxie Non Sélective NSEG ( Non Selective Epitaxial Growth ) qui permet de faire croître du Si (ou SiGe) monocristallin sur les parties de Si R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 98

99 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception monocristallines ainsi que de faire croître du Si poly-cristallin au dessus des zones de diélectrique (Figure 3-8,a). Concernant l intégration de dispositifs, le ratio de croissance entre l épaisseur de Si polycristallin et celle du Si monocristallin peut être contrôlé moyennant un changement des conditions d épitaxie. La Figure 3-9 montre par exemple qu il est possible de diminuer ce ratio en jouant sur la température du substrat. Ceci est à prendre en compte lors de l épitaxie du Si substrat pour accorder les épaisseurs entre le canal monocristallin et les sources et drains qui seront en poly-cristallin. Figure 3-9 : Schéma de principe (a) et coupe MEB d une épitaxie non sélective de silicium à 590 C (a) et 720 C (b) avec incorporations de couches marqueurs en SiGe révélées sélectivement par rapport au Si pour faire ressortir le profil des couches. [Talbot, 2004] R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 99

100 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception ) L épitaxie du Pseudo Substrat. Dans le cas de l épitaxie de notre pseudo substrat, nous devons répondre aux conditions suivantes : Nettoyage du masque dur Le nettoyage doit être optimisé avant l épitaxie afin que la surface de Silicium soit dépourvue d oxyde et passivée pour transférer la maille du Si mono-cristallin à celle du SiGe épitaxié. Aussi, ce nettoyage doit être contrôlé afin de ne pas venir graver l oxyde enterré sous l espaceur de nitrure. Si oxyde enterré Nitrure Retrait par gravure humide du masque dur d oxyde selectivement par rapport aux espaceurs. -> Contrôler ce nettoyage pour ne pas faire apparaitre un germe de silicium sous l espaceur. Epitaxie sélective de la couche de SiGe Le SiGe doit être épitaxié avec une teneur en germanium supérieure à 20% afin de pouvoir être gravé sélectivement plus tard au cours du de la fabrication du lot. L épaisseur de la couche SiGe doit être assez fine, d une épaisseur inférieure à 60nm pour rester contrainte sans qu une quantité trop importante de dislocations n apparaisse. Par ailleurs, la gravure postérieure du SiGe étant dépendante de la zone d ouverture du SiGe, il est préférable d avoir une couche de SiGe d épaisseur supérieure à 30 nm. oxyde enterré Nitrure Epitaxie Sélective de la couche de SiGe. Condition de retrait sélectif -> Ge 20 à 30 % Prendre en compte la diminution de largeur de grille par la présence de la facette Épaisseur maximale de la couche pour ne pas qu elle relaxe avec 20% de Ge : 60nm Epaisseur minimale pour faciliter la gravure sélective : 30 nm R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 100

101 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Epitaxie Non Selective de la couche de Si Le ratio d épitaxie entre le monosilicium et le poly-silicium doit être contrôlé afin de définir précisément un canal mince (20nm) ainsi que des sources et drains épais (40nm). Le budget thermique de l épitaxie de Silicium doit aussi être contrôlé afin de ne pas relaxer ni faire diffuser le SiGe épitaxié précédemment. SiGe mono Si mono oxyde enterré Epitaxie non sélective de Si: - Croissance monocristalline. ->détermine l épaisseur du canal -Croissance poly cristalline. ->détermine l épaisseur des sources et drains Nitrure La Figure 3-10 montre le résultat de l épitaxie d une couche de SiGe de 50 nm suivi de celle d une couche de Si de 25nm pour la partie mono-cristalline et de 40nm pour la partie poly-cristalline. Le ratio entre la croissance de Si poly-cristallin et celle du Si mono-cristallin est proche de 2 ce qui permet de pouvoir créer une future zone de canal mince tout en ayant des sources et drains assez épais pour être siliciurés. Il est important d observer ici que la combinaison de la facette et d une épaisseur de SiGe de 50nm mène à une perte de dimension de grille d environ 35 nm (Figure 3-10,b). Figure 3-10 : Observation MEB en vue de dessus (a) ainsi qu en coupe (b) du pseudo substrat après suite de la séquence d épitaxie de SiGe sélectif 50 nm 30% suivi de Si non sélectif de 25 nm. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 101

102 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Pour réduire cet effet de réduction, la structure finale a été finalisée avec une épaisseur de SiGe de 30nm suivi d une épitaxie Si mono-cristallin de 20nm. Cette épitaxie de 30 nm mène à une perte de Largeur du canal Si mono-cristallin égale à 30*TAN(54.7) ~20nm. Cette réduction sera à prendre en compte plus tard dans l enchaînement des procédés de fabrication pour la future taille de grille au moment de sa réalisation ( 3.4). Essai d épitaxie SiGe sélective 35 nm 20 nm 50 nm Profil final dépitaxie SiGe sélective SiGe 30 nm Si oxyde enterré Figure 3-11 : représentation du profil d épitaxie SiGe obtenu après l épitaxie d essai de 50nm (Figure 3-10,b) ainsi que pour celle du lot 30 nm. Figure 3-12 : Profil après épitaxie du pseudo substrat R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 102

103 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Nous avons montré le développement d une nouvelle séquence d épitaxie adaptée à notre architecture de grille enrobante. 3.3) Module 2 : Isolation du transistor et réalisation du tunnel de grille inférieure Module spécifique à notre architecture, il s agit ici de venir tout d abord créer la zone d isolation entre les différents transistors puis de venir graver sélectivement le matériau sacrificiel afin de créer le tunnel qui correspondra plus tard à la partie inférieure de notre grille enrobante. La Figure 3-13 présente les principaux objectifs de ce module. Il s agit tout d abord de réaliser un bon alignement des nos zones actives par rapport aux zones de grille du pseudo substrat, puis d optimiser la gravure sélective du film sacrificiel de SiGe afin de conserver au mieux l état du canal de nos transistors. poly-si Si oxyde enterré Si Active Grille tunnel Objectifs du module: -Définition de la zone active pour isoler les transistors. Bien aligner nos zones actives par rapport à nos zones de grilles -Retrait sélectif de la couche de SiGe sacrificielle pour réaliser le tunnel de grille inférieure. Optimiser la gravure du canal afin de ne pas détériorer la zone de canal de nos transistors Figure 3-13 : Présentation des principaux objectifs du module d isolation et de réalisation du tunnel des transistors à grille enrobante. Au cours de ce paragraphe, nous présenterons tout d abord la réalisation de l isolation entre les transistors. Ensuite, nous parlerons de la réalisation du tunnel par la technique SON ainsi que des spécificités de la gravure sélective du SiGe pour montrer comment nous avons adapté cette technique à notre intégration. Enfin nous interprèterons les résultats morphologiques. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 103

104 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception 3.3.1) Définition de la zone d isolation. Un nouveau concept adapté à notre grille enrobante. Concept innovant utilisant les particularités du substrat SOI ainsi que du transistor à grille enrobante, l isolation entre les transistors est définie par une simple gravure anisotrope de la zone active s arrêtant sur l oxyde enterré. C est ainsi l oxyde enterré qui permet d isoler entre eux les différents transistors. Cette solution est entièrement adaptée aux transistors à grille enrobante car, la grille entourant le canal en bord de zone active, nous n avons pas de phénomène de baisse de la tension de seuil en bord de zone active tels que nous aurions pour une technologie de type standard ou SOI. Notre module d isolation est ainsi innovant et adapté à notre technologie et permet de s affranchir des étapes de remplissage puis de polissage de l oxyde. Par ailleurs, le fait de ne pas avoir de remplissage d oxyde au moment de la réalisation de l isolation permet de venir déposer plus tard en cours de fabrication des films diélectriques tensiles ou compressifs qui permettraient de venir contrôler l ajout de contraintes dans les disposifs de notre choix. [Ortolland 2005] Figure 3-14 : Schématisation de la réalisation des isolations entre les transistors. D un point de vue réalisation, le défit consiste à venir faire une photolithographie de la zone active, suivie d une gravure anisotrope de l empilement Si/SiGe/Si ainsi que du Si poly-cristallin. Le principal challenge technique, utilisant la même logique d intégration que les transistors standard, est dans cette étape d aligner les marques R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 104

105 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception de la zone de grille et de la zone active puis de repérer d éventuels désalignements pour les transférer plus tard au moment de la 2 ème photo de grille ) Technique d alignement de notre architecture. Le challenge technique d alignement dans notre architecture vient du fait que nous adaptions les méthodes existantes à de nouveaux enchaînement de masques puis de nouvelles morphologies. En effet, dans un cas standard, les marques (appellées SPM) sont crées au cours d une première définition de la zone active alors que nous générons nos marques au cours de la première photolithographie de grille. Ce sont donc les marques présentes sur le masque du niveau grille, définies comme les zones de grille qui vont nous servir de référence au cours de l alignement de notre zone active. Ces marques ont la même morphologie que le pseudo substrat et correspondent à des réseaux de diffraction de 72 µm espacés de 8 µm (Figure 3-15,a). Par souci de précision sur ces marques dont la morphologie est peu profonde nous utilisons la technique Athena (Advanced Technolology Using High order of ENhancement of Alignement) qui permet de déterminer l alignement de la plaque en utilisant plusieurs ordre de diffraction et ce avec deux types de laser, un rouge (λ=633 nm) et un vert (λ=532 nm) (Figure 3-15,b). Cette méthode permet, en augmentant l ordre de diffraction, d avoir plus d informations sur le profil de la marque donc d être moins sensible aux déformations asymétriques apportées par le procédé de fabrication. Par ailleurs, l utilisation de deux lasers permet de détecter l alignement quelque soit l épaisseur de la marque. Figure 3-15 : Présentation du système d alignement ATHENA pour notre dispositif. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 105

106 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Une fois notre photo active alignée, nous venons graver tout notre empilement ce qui génèrera alors une nouvelle marque dans les périphéries de la puce. Elle aura la profondeur de la zone active des sources et drains et sera donc d environ 40nm. Par la suite, les différentes étapes de photolithographie, dont celle de définition de la grille seront basées par rapport à la marque générée au cours de la gravure de la zone active. Pour cette raison, il est impératif de relever le moindre désalignement entre les niveaux de grille et d active à cet instant du procédé de fabrication du transistor à grille enrobante pour pouvoir aligner correctement notre niveau de grille ultérieurement, au moment de la seconde photo du niveau de grille ) Réalisation du tunnel de grille inférieure. L objectif de cette étape dans le cas de notre intégration est, une fois la gravure active réalisée, de venir graver sélectivement la couche de SiGe enterré par rapport aux couches de Si et de poly-si du pseudo substrat. Gravure sélective de la couche de SiGe Espaceur d isolation des transistors parasites Figure 3-16 : Représentation des objectifs de réalisation du tunnel de grille inférieure par gravure sélective de la couche de SiGe par rapport aux couches de Si. La zone où sera gravé le tunnel correspond à l intersection entre les masques de grille et d active. a) Schématisation du procédé de fabrication. b) Vue de dessus après gravure de la zone active d une zone de circuit de type cellule standard. La Figure 3-16b présente une vue de dessus d une cellule standard juste après la gravure de la zone active. Les zones actives sont recouvertes de résines et il est R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 106

107 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception possible d observer la présence de l espaceur d isolation des transistors parasites qui a été défini comme la grille. Une fois cette zone d isolation gravée, la couche de SiGe est accessible par les bords de zone active et il est alors possible de graver sélectivement cette couche de SiGe en utilisant la technique SON. En effet, cette technologie SON est basée sur la gravure d une couche de SiGe mono-cristalline par rapport à une couche de Si mono ou poly cristalline. Historiquement la technologie SON est apparue pour réaliser des transistors simples grilles où un diélectrique était placé sous la zone de canal [Monfray 2003]. Ensuite, cette technique a été transférée à d autres applications que nous avons introduit dans Chapitre 1. Techniquement c est l utilisation d un procédé d attaque chimique ou l utilisation d un réacteur de gravure plasma qui permet la gravure sélective du SiGe. Nous allons au cours de ce paragraphe présenter quelles sont les différents type de gravure possible pour retirer sélectivement une couche de SiGe par rapport à une couche de Silicium. Ensuite, nous viendrons plus précisément sur le descriptif de l outil que nous avons utilisé et sur l optimisation des paramètres de gravure. Enfin, nous analyserons la gravure spécifique des tunnels de notre architecture ) La gravure sélective du SiGe Point majeur de la technologie SON, cette étape a requis des choix technologiques important au cours de son développement. Afin de graver sélectivement le SiGe par rapport au Si, différentes approches ont été évaluees [Monfray 2003] : l attaque chimique, permet l obtention de très forte sélectivité (jusqu à 1/100 [Godbey 1992]) SiGe/Si grâce à l utilisation d une solution à base d acide acétique. Concernant l intégration de cette manipulation dans la réalisation d un transistor, cette solution entraine des problèmes majeurs car elle s attaque aussi aux couches d oxyde. Par ailleurs, cette gravure humide pose des problèmes d uniformité de réaction en amenant par exemple des problèmes de capillarité. De plus le fait de ne pas pouvoir stopper instantanément la réaction en fin de procédé ajouté avec la gravure de certains diélectriques pose des problème de reproductilité et d uniformité. Le travail sur nos architecture étant de se placer dans les conditions les plus industrialisables, cette méthode ne saurait être utilisée. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 107

108 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception L attaque par gravure plasma isotrope, se trouve dans un équipement downstream, où les espèces chimiques sont générées de façon délocalisée, en aval de la chambre de gravure, est une technique très sélective concernant la gravure SiGe par rapport au Si mais aussi par rapport au SiO2. De très bon points de fonctionnement ont été démontrés [Harrison 2005a] [Monfray 2003] pour les architectures SON simple Grille et SON GAA sur l équipement CDE80 ( Chemical Downstream Etching, bâti Shibaura) du LETI. Il a donc été décidé de travailler avec cette technique pour développer les gravures spécifiques à notre GAA adaptée à la conception ) La shibaura CDE80 : description de l équipement Le principe du réacteur downstream CDE 80 (Figure 3-17) fabriqué par Shibaura est de générer de espèces chimiques dans une chambre autre que celle où se passe la gravure. Ces espèces sont tout d abord concentrées dans une chambre à décharge plasma où sont fabriqués les radicaux moléculaires. Ce sont ces radicaux qui sont alors apportés dans la chambre de gravure où ils sont directement utilisés. Le substrat n étant pas polarisé dans la chambre de gravure, les réactions se produisant dans le réacteur (cf ) sont totalement isotropes. Il est alors possible de réaliser des réactions isotropes et chimiques s adaptant à toute géométrie. Ceci est particulièrement adapté à notre besoin étant donné que nous voulons graver des tunnels en accédant latéralement aux couches de SiGe enterrées. Micro-onde Microwave 2.45[GHz] CF 4 Wafer Plaques Carrier O 2 N 2 CH 2 F 2 Loadlock Zone de transfert Chamber des plaques Plasma Applicator Chambre de Etch gravure Chamber Dry Pump ESC Pompe Wafer Plaque Valve Gate d isolation Valve Pick Bras & de Place transfert wafer handler de plaque Figure 3-17 : Schéma du principe du réacteur CDE80 de chez Shibaura. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 108

109 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception ) Procédé de gravure sélective L impact du fluor lors de la gravure du silicium est un effet aujourd hui bien connu [Matsuo 1997]. A cause des similitudes existant entre le Si et le SiGe, le procédé de gravure utilise un gaz de type CF 4. Ce gaz permet la formation des composés SiF x et GeF y, produits volatiles issus de la gravure du SiGe. La sélectivité de gravure Si/SiGe provient de la différence existant entre les énergies de liaison des atomes Si- Si (2.31 ev) et Si-Ge (2.12eV). Chaque atome de Germanium, en substitutionnel dans le réseau cristallin du Si, crée ainsi quatre liaisons covalentes plus faibles avec ses voisins Si et devient plus sensible à l action chimique du fluor (Figure 3-18,a). Une fois la liaison Si-Ge rompue, une liaison Si-F, ou Ge-F, peut alors se créer, laissant par la même occasion une liaison pendante soit sur le Si, soit sur le Ge (Figure 3-18,b,c). Ceci facilite la réaction avec d autres atomes de fluor, nécessaire pour totalement graver la couche de SiGe et former les composés volatiles de type SiF x et GeF y [Borel 2004]. (a) (b) (c) F F F Si Ge Si Si Si Ge Si Si Si Ge Si Si Figure 3-18 : Action préférentielle du fluor [Borel 2004] : (a) rompt préférentiellement les liaison Ge-Si (b,c) Création de liaisons pendantes, chimiquement actives. Mais si la gravure se fait préférentiellement sur les liaisons Ge, il est impossible d empêcher totalement l action du fluor sur le silicium. Le problème de sélectivité entre les couches de Si et celles de SiGe est donc posé. Cependant, plus la concentration de Ge est élevée, plus le nombre de sites réactifs est augmenté. Ceci impacte directement la vitesse et la sélectivité de gravure du SiGe, grâce à l augmentation de la probabilité d interaction entre le fluor et les liaisons Si-Ge. La (Figure 3-19,a) présente la gravure latérale d une multicouche de SiGe/Si/SiGe, avec un pourcentage de Ge variant de 15 à 30%. Comme attendu, la vitesse de gravure du SiGe augmente avec la concentration de Ge (Figure 3-19,b). R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 109

110 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception 2500 Vitesse SiGe de gravure ER (nm/min) du SiGe Pourcentage Ge content (%) de Ge Figure 3-19(a) : Gravure latérale d une multicouche Si/SiGe/Si (b) : Vitesse de gravure du SiGe en fonction du pourcentage de Ge [Borel 2004]. Finalement, tenant compte de ces différents effets, un procédé de gravure optimisé a été défini pour la gravure du film de SiGe enterré dans la GAA [Harrison 2005a] [Borel 2004] : CF4 N2/O2 Pression Puissance Temps 300 sccm 0 sccm 350 mt 700 W A définir suivant le motif Il est important de remarquer que la plupart des paramètres ont été choisis de manière à augmenter la vitesse de gravure tout en optimisant la sélectivité entre Si et SiGe. Le temps de gravure doit être supérieur à 10s (à peu près le temps d amorçage du plasma) afin d obtenir un point de fonctionnement stable et reproductible. Pour les structures GAA, le temps de gravure est compris entre 10 et 20s (vitesse d attaque estimée autour de 3000nm/min) selon la dimension du motif à graver. La sélectivité de gravure Si/SiGe est, quant à elle, estimée autour de 1/30. Nous pouvons également noter que ce procédé de gravure est aussi sensible à la densité de motifs sur plaque ainsi qu à leur zone d ouverture. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 110

111 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception ) Application de la gravure isotrope par plasma délocalisé à notre architecture. Comparée aux études antérieures utilisant la technologie SON simple grille [Monfray 2003] ou GAA [Harrison 2003], l architecture que nous développons présente le challenge important d être gravé dans la combinaison largeur W du transistor et longueur L de grille d où un accès à la réaction par une surface réduite. Figure 3-20 : Schématisation de la différence d appoche de gravure Sélective de SiGe entre les technologies (a) SON simple grille, (b) Grille enrobante SON avec masque de cointégration de pont latéral et (b) Grille Enrobante adaptée à la conception. Comparé à l état de l art, notre approche a une bien plus petite zone d ouverture pour cette gravure. La Figure 3-20 représente schématiquement la gravure sélective du SiGe pour les deux architectures SON de l état de l art ainsi que pour notre architecture. Il est important d observer que la zone d ouverture à la gravure sur laquelle les réactants doivent agir est bien moins importante dans notre cas (d autant plus sensible pour les petites longueur L de grille). Par ailleurs, il est dans nos objectifs de s adapter à toutes les dimensions de dispositifs mais il va de soit que nous sommes limités par la R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 111

112 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception largeur W de notre transistor car la sélectivité de la gravure n est pas infinie (~1/30) et une réduction de la zone de Si canal pourrait être observée. Pour ces raisons, la gamme de W sur laquelle sont développés nos transistors à Grille enrobante est étendue jusqu à 1 µm. Ceci impose qu une gravure d un minimum de 500 nm de part et d autre des entrées du tunnel soit développée. Pour cela nous avons utilisé la recette ( ) utilisant un flux gazeux de 300 sccm de CF4 à une pression de 350 mt et avec une pression plasma de 700W. Dans ces conditions pendant 13 secondes. La caractérisation de cette plaque (Figure 3-21) montre que nous gravons latéralement 672nm de SiGe lorsque l ouverture est d une longueur d environ 90 nm. Par ailleurs, si l ouverture est bien plus grande, de l ordre du µm, la profondeur de SiGe gravé est de l ordre de 960nm. Ceci met en évidence l influence de la zone d ouverture sur la gravure sélective du tunnel enterré de SiGe. Pour ne pas risquer de surgraver le Si, le deuxième test a connu la même gravure pendant une période de 10 secondes. Nous observons sur la Figure 3-22 que dans ce cas la profondeur de SiGe gravé est effectivement moindre même si l on observe toujours une différence de ratio de gravure entre les zones longues et courtes. La Figure 3-23 récapitule la profondeur de tunnel gravée en fonction du temps pour différentes longueur de grille. Figure 3-21 : Observation SEM en vue de dessus du lota après le procédé de gravure sélective 300 CF4 / 350 mt / 700W / 13s R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 112

113 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Figure 3-22 : Observation SEM en vue de dessus du lota après le procédé de gravure sélective 300 CF4 / 350 mt / 700W / 10s Profondeur gravée (nm) Petit motif (100nm) Motif moyen (200nm) Grand motif (1µm) Temps de gravure (s) Figure 3-23 : Profondeur de la gravure du tunnel en fonction du temps de gravure dans les conditions suivante 300 CF4 / 350 mt / 700W pour trois longueur de grilles différentes. Etant donné que le lot doit être gravé d au moins 600 nm de chaque côté pour être certain d offrir un spectre large de largeur de grille, le temps de gravure a été fixé à 11 secondes. La Figure 3-24, permet de résumer et de valider ce module en montrant l exemple d une cellule standard de type NAND après photo et gravure des zones active (a) puis après gravure du tunnel SiGe et retrait de la résine (b). Dans une telle cellule, le nmos est défini avec une largeur de 440nm et le pmos avec une largeur de 860nm. On confirme donc ici que nous avons pu répondre aux objectifs qui nous sont posés les tunnels ayant bien été gravés pour ces dimensionnels. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 113

114 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Figure 3-24 : Motif de cellule standard de type NAND après photolithographie et gravure de la zone active (a) puis après gravure sélective du SiGe ( CF4 300 sccm / 350 mt / 700W / 11 s) et strip de la résine (b). Figure 3-25 : Observation TEM dans le plan longitudinal de la grille enrobante en fin de réalisation. La largeur du transistor dessiné est de 470µm (a) et de 110nm (b) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 114

115 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Pour confirmer le bon déroulement de la gravure de notre tunnel, nous observons qu en fin de fabrication nous obtenons une épaisseur de canal Tsi qui est constante et égale à 13.5 nm pour des transistors définis avec une largeur W égale à 470 nm et 110 nm (Figure 3-25,a et b). Ainsi, nous pouvons conclure que la gravure SiGe a consommé environ 2.5 nm de part et d autres dans les zones de silicium mais nous n observons pas pour autant d amincissement des bords de canal dans les dispositifs les plus minces. Ceci est confirmé sur des films de Tsi très mince grâce à des nouveaux développements de gravure sélective (2006, Loubet) 3.4) Module 3 Définition de la Grille enrobante La zone de grille est définie par la capacité MOS entre le matériau de grille, le diélectrique isolant, et le canal du transistor. Objectifs lors de la réalisation de la grille enrobante. A. Dépôts des matériaux définissant la grille B. Photolithographie et gravure de la grille -dépôt conforme de l oxyde de grille. Optimisation de l interface Oxyde/Si -dépôt conforme du polysilicium dopé N. Optimisation de l interface poly-si/oxyde poly-si Si -Alignement de la photo grille -Dimensionnement et gravure de la grille au dessus de la zone de canal en Si mono-cristallin. poly-si SiGe mono Nitrure poly-si Si mono Si Nitrure poly-si oxyde enterré Figure 3-26 : Schématisation des objectifs du module de définition de la grille enrobante où les matériaux de grille sont déposés puis gravés anisotropiquement. Lors de la définition de la grille les défis, présentés sur la Figure 3-26, sont les suivants : R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 115

116 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Nous devons tout d abord réaliser le dépôt du diélectrique de grille de façon uniforme partout sur la zone active et dans les tunnels. Ensuite il faut déposer de la même façon le matériau de grille. Dans le cas de notre démonstration technologique nous avons choisi de réaliser des grilles en poly-silicium dopé de type N+ En second lieu, nous devons réaliser la photo du niveau de grille et réaliser la gravure anisotrope de la grille en étant aligné le mieux possible par rapport à la zone de grille inférieure puis en jouant sur la gravure pour que la grille ne soit présente qu au dessus de la future zone de canal en Si monocristallin. Au cours de ce paragraphe, nous allons tout d abord montrer quels ont été les matériaux qui ont été déposés pour développer notre architecture avant de montrer quelles ont été les étapes nécessaires à une bonne gravure de définition de la zone de grille ) Dépôt des matériaux définissant la grille. La Figure 3-27 schématise l enchaînement des étapes de dépôts successifs de l oxyde et du matériau de grille. Figure 3-27 : Schématisation des étapes nécessaires au dépôt du diélectrique et du matériau de grille. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 116

117 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Partant de la structure où il ne reste que les zones actives qui sont isolées entre elles par l oxyde enterré du substrat SOI et que les tunnels de grille inférieures sont gravés (Figure 3-27,a), nous venons tout d abord réaliser notre oxyde de grille. Vu que l objectif est ici d avoir un diélectrique conforme sur la surface d active mais aussi dans le tunnel, il est possible d utiliser une croissance d oxyde (en four) ou des méthodes de dépôts à partir d une phase gazeuse CVD permettant d avoir une action conforme et isotrope. Nous avons choisi de réaliser un oxyde four d une épaisseur de 2.2nm. Il est important de noter que la quasi-totalité des diélectriques proposés aujourd hui sont intégrables dans cette approche (Tableau 3-1). Il faut par contre prohiber les techniques de type pvd ( physical vapor deposition ) où le diélecrique est évaporé (pulvérisé) de façon uni-directionelle. Type de diélectrique Méthode de réalisation Propriété physique SiO2 et SiON High k Oxydation thermique en four Dépôt par méthode CVD Dépôt par méthode CVD Très bonne isolant électrique et excellente interface avec le canal Très bonne constante diélectrique Interface médiocre avec le canal Difficile à graver. Tableau 3-1 : Diélectriques compatible avec la configuration morphologique de notre architecture. Ensuite, nous venons déposer le matériau de grille. Pour cette étude de démonstration technologique nous avons choisi de déposer un poly-silicium dopé in situ par méthode de dépôt en phase gazeuse à basse pression (LPCVD : Low Pressure Chemical Vapor Deposition). Le gaz réactif est le SiH4 (silane) et comme dopant la phoshine (PH3). Ce dépôt est conforme et d une épaisseur de 120 nm. La Figure 3-28 représente des coupes TEM dans le plans longitudinal à la grille du transistor à grille enrobante en fin de fabrication. Nous pouvons constater que nous avons déposé du poly-silicium au dessus ainsi qu à l intérieur du tunnel. Nous constatons aussi que nous avons des interfaces parfaites entre la grille et l oxyde ainsi que l oxyde et le canal en Si cristallin. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 117

118 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception Figure 3-28 : Observations TEM dans le plan longitudinal de la grille enrobante en fin de réalisation. (a) Vue d ensemble de la structure. (b) vue de l extrémité de la zone de canal entourée de la grille. (c) Vue de la zone de canal ) Photolithographie et gravure de la grille. La photolithographie est effectuée avec une résine épaisse de 193nm permettant au cours de la gravure de jouer sur la réduction des tailles de grille. L alignement de cette photo se fait sur les motifs générés au moment de la définition de la zone active. Il est important de tenir compte ici du désalignement mesuré entre les deux premières marques générées (grille 1 et Active) afin de venir exactement superposer cette photo grille à la photo initiale. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 118

119 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception La gravure anisotrope du silicium polycristallin dopé, est très proche de la gravure standard et nécessite peu de développement. Cette gravure se décompose en 3 séquences : - Le trimming qui correspond à la réduction des dimensionnels de grille par gravure de la résine par gravure sèche et isotrope (HBr/O2). Il est ici essentiel de réduire la dimension de grille du haut par rapport à celle de la grille du bas, pour prendre en compte la réduction de zone de canal mono-cristallin par la facette. L oxygène ionisé par le plasma vient chimiquement consommé le carbone de la poly-si oxyde enterré résine oxyde poly-si oxyde Si SiGe mono Nitrure poly-si Si Si mono Nitrure poly-si résine d où la composante isotrope (car la liaison C-C et peu énergétique par rapport à une liaison Si-O) - La gravure anisotrope du Silicium qui vient transférer grâce à une technique de bombardement ionique le motif de résine dans l oxyde puis le motif d oxyde dans le poly-si par réaction du Si avec le Br pour créer une espèce volatile (SiBr4. ou SiCl4). L avantage du Br et C est de passiver le flanc de gravure. oxyde oxyde poly-si poly-si SiGe mono Nitrure poly-si Si mono Nitrure poly-si oxyde enterré R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 119

120 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception -La gravure isotrope (à base de HBr/HeO2) ou soft landing qui permet de terminer la gravure de la grille tout en étant très sélective par rapport à la couche l oxyde.c est en effet une étape de surgravure très sélective par rapport à l oxyde permettant de faire de longues oxyde surgravure pour éliminer le polysilicium poly-si résiduels. Dans un cas standard, cette oxyde étape est effectuée pour l arrêt de gravure poly-silicium sur la couche d oxyde. Dans poly-si SiGe mono Nitrure oxyde enterré poly-si Si mono Nitrure poly-si notre cas, tenant compte de la morphologie de nos zones actives, il est de plus impératif de ne pas laisser d espaceur de polysilicium sur les espaceurs de zones active. Figure 3-29 : Coupe MEB de la plaque essai ayant servi à valider la photolithographie ainsi que la gravure de la zone de grille. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 120

121 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception La Figure 3-29 représente la coupe MEB de la plaque essai ayant permis de valider la photholithographie puis la gravure de la grille du haut. Il est important d observer sur cette coupe MEB : que la première partie de la gravure a été réalisée correctement étant donné que la dimension finale de la grille est de la même largeur que la partie monocristalline du canal. que le flanc de poly-silicium est vertical qu il n y a pas d espaceurs sur les flancs de zone active, ce qui prouve que la troisième partie de la gravure grille consistant à faire une surgravure du polysilicium a été correctement effectuée. Par ailleurs on constate sur cette coupe un léger désalignement Celui-ci à été amélioré sur le lot comme nous le montrons sur la coupe TEM présenté sur la Figure Figure 3-30 : Coupe TEM dans le plan perpendiculaire à la grille de notre transistor à grille enrobante en fin de fabrication. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 121

122 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception 3.5) Module 4 et 5 Implantation des Sources et Drains, siliciuration recuits et Back End Dans le cadre de notre intégration, le module d implantation se différencie des technologies standard par le simple fait que les poches nécessaires dans d autres technologies ne sont plus nécessaires étant donné que nous avons un canal mince limité en épaisseur et entouré des deux grilles. La séquence d implantation est donc la suivante : Réalisation des espaceurs de nitrure mince (épaisseur visée à 15nm). Implantation des extensions de source et drain Réalisation de l espaceur de jonction (épaisseur visée à 30nm ) Implantation des sources et drains Les conditions d implantation ont été définies l aide de la simulation et nous avons l implantaté une dose d environ cm -2 d Arsenic pour les nmos et 5 à cm - 2 de Bore pour les pmos (toutes deux implantées à une énergie comprise entre 1 et 3keV, mais sous forme de BF 2 pour les pmos). Ces conditions permettent un recouvrement suffisant des dopants sous la grille afin de diminuer les résistances séries sans perturber les effets de canaux courts. A noter : Nous avons jugé que la différence de croissance entre le poly Si et Si au moment de l épitaxie nous permettait d avoir une épaisseur assez importante de poly Si au niveau des sources et drains. Nous n avons donc pas réalisé d épitaxie sélective des sources et drains après les espaceurs d extensions. Suite à l implantation des dopants, nous réalisons un recuit d activation identique à celui réalisé dans les technologies standards (recuit de type «spike» à 1050 secondes) puis nous utilisons le module de siliciuration développé pour le transistor conventionel. Dans le cadre de l intégration présenté le siliciure est en Cobalt (réaction du Si avec le Cobalt pour former le CoSi 2 à 830 C). Ensuite, notre technologie ne nécessitant aucune modification de réticule par rapport à une technologie standard, le module backend, représentant la partie des interconnexions entre les différents circuits présents sur la puce, est exactement le même que celui des transistors standard en production. Pour cette raison, aucun développement n a été requis à ce niveau de la fabrication des dispositifs. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 122

123 Chapitre 3 : Réalisation technologique d un transistor plan à grille enrobante adapté à la conception 3.6) Conclusion Le but de la réalisation technologique était de trouver une solution d intégration permettant de créer un transistor à grille enrobante qui permette de réaliser les fonctions logiques et mémoires aussi dense qu avec les transistors «standard» (Bulk, SOI) en utilisant exactement les mêmes masques que ces transistors. La solution que nous avons inventé et proposé ici est simple et facilement co-intégrable, ce qui lui donne un fort potentiel. En effet suite à cette démonstration faite en 200mm, cette intégration GAA a fait l objet d un transfert en 300mm dans le cadre du projet 32nm. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 123

124 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception. Le but de ce chapitre est de valider le potentiel électrique du transistor GAA adapté à la conception. A cet effet nous présenterons tout d abord les méthodes d extraction de principaux paramètres électriques (Vth, DIBL, SCE, Ion Ioff) puis nous confirmerons par les résultats l intérêt d utiliser de tels transistors. Ensuite, afin de mieux comprendre le comportement électrique, différentes méthodes seront définies puis utilisées afin d extraire la mobilité des porteurs dans notre dispositif, d évaluer le nombre de piégeage dans l oxyde puis l effet d auto-échauffement. Nous analyserons enfin le potentiel de cette architecture pour son intégration dans les futures générations technologiques, prospectant sur l intérêt multi applicatif de cette architecture. 4.1) Extraction des principaux paramètres électriques de transistors isolés 4.1.1) Les structures de test. L avantage de la technologie introduite aux cours des précédents chapitres est que les transistors sont définis au niveau du schéma de conception comme les transistors de type standard ( bulk ). Ainsi, toutes les structures de test présentes sur notre jeux de réticules préalablement dédiées aux transistors standard sont caractérisables du moment que la largeur (W) du transistor est inférieure ou égale à 1.2µm ) Méthode d extraction Afin d étudier les caractéristiques statiques des différents transistors isolés, nous avons utilisé un testeur manuel ainsi qu un testeur automatique. Le but est de pouvoir ainsi caractériser le maximum de transistors afin d avoir des informations sur les variations statistiques de comportement. En général l étude automatisée a pour but d extraire les principaux paramètres des transistors intéressants sur la puce. Il est possible par la suite d aller analyser simplement un transistor et de tracer les courbes d analyse. Les cinq paramètres extraits par la méthode automatique sont les R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 124

125 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception suivants : le courant de saturation (I ON ), le courant de fuite (I OFF ), la tension de seuil (V th ), la pente sous le seuil (S) et les effets de canaux courts induits pas le drain (DIBL) ) Extraction des courants I ON et I OFF. L extraction des courants de fuite et de saturation est réalisée dans les conditions de fonctionnement du transistor. Dans le cas standard d analyse de transistors bien ajustés, les transistors sont mesurés dans les conditions suivantes : V G = V dd et V D =V dd pour I ON V G = 0V et V D =V dd pour I OFF Dans le cas de notre transistor, afin de pouvoir prospecter son utilisation future, il est nécessaire d effectuer une correction de V G pour l extraction des courants I ON et I OFF. En effet le canal de nos transistors n étant pas dopé, nous savons que pour ajuster la tension de nos transistors, nous devons implémenter une grille métal. Le choix ayant été fait d introduire une grille de type midgap, nous chercherons pour afficher nos courants I ON et I OFF à ajouter à la tension V G appliquée un V G égal à VG = φmstinmidgap φmsnpolysi 500mV. Ainsi, nous aurons des courants cohérents avec l utilisation future de ces transistors. Il faut en effet savoir que sur la première partie du lot nous n avons intégré qu une grille poly-silicium afin de pouvoir analyser simplement nos transistor sans implémenter de grille métal. Ainsi, les courant I ON et I OFF sont les courants de drains mesurés respectivement dans les conditions suivantes : V G = 1.2V - V G et V D =1.2V pour I ON V G = - V G et V D =1.2V pour I OFF ) Extraction de la tension de seuil Vth. La méthode d extraction automatique de la tension de seuil est basée sur la méthode de Hamer [Hamer ]. Elle se base sur l extraction itérative de trois paramêtres de fonctionnement du transistor à partir de trois points de mesure. En régime linéraire ( V D =0.1V), le courant de drain d un transistor se trouvant en régime d inversion forte (au dessus du seuil) est modélisé de la façon suivante : R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 125

126 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception I D = β 1 ( VG Vth ) VD + θ ( V V ) 1 G th (4.1) Utilisant alors trois points de mesure préalablement définis, la méthode consiste à créer un système de trois équations à trois inconnues pour extraire les valeurs de β, θ1 etv th. En effet, pour chacun des points, I D, VG et V D sont connus. Afin de s assurer de la convergence de la méthode, la première valeur de V G choisie pour l extraction trois points est déterminée par la méthode d extrapolation de la tension de seuil. Cette méthode (cf Figure 4-1) consiste à déterminer la tension de seuil V T comme étant sur une courbe I D (V G ), l intersection entre l axe des abscisses et la tangente à la courbe prise au point de transconductance max. 1.E-04 8.E-05 Vd = 0.1V gm 2.50E E-04 Id (A/µm) 6.E-05 4.E-05 2.E-05 0.E E E E E+00 gm (S/µm) -2.E-05 V T -5.00E Vg (V) Figure 4-1 : Méthode d extrapolation d extraction de la tension de seuil. VT est mesuré comme étant la valeur à l intersection de la tangente à la courbe ID(VG) prise au point de transconductance maximale avec l axe des abscisses. Par ailleurs, afin d être précis sur l extraction de la valeur de θ 1, il faut faire attention à ne pas fausser la mesure par un niveau de fuite de grille trop important. En effet, la fuite à travers l oxyde de grille peut induire une erreur sur la mesure de courant de drain [Planes 2003]. En effet, comme schématisé sur la Figure 4-2, si un courant de fuite de grille existe, l extraction des courants se trouve faussée si nous ne mesurons que le courant de drain. Dans le cas des dispositifs étudiés au cours de ce chapitre, l épaisseur d oxyde de grille étant de 2.2nm, ils ne présenteront pas de fuite par effet tunnel, cet effet sera donc négligé. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 126

127 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception I S I G I D I canal = I S = I D I canal Figure 4-2 : Schématisation de l effet de la présence d un courant de fuite de grille important ) Extraction de la pente sous le seuil. Dans le cadre d étude de dispositifs nouveaux, il est important d avoir une méthode d extraction s adaptant à tous les types de caractéristiques. Concernant la pente sous le seuil la méthode d extraction automatique consiste à venir mesurer la pente de la courbe log(i D )=f(v G ) à différents V G, et de ne garder que la pente maximum (soit minumum en mv/décade). La valeur de départ d incrémentation de V G est paramétrable. Ceci est essentiel lorsque comme dans notre cas, les transistors ne sont pas ajustés et que la tension de seuil est négative. La Figure 4-3 montre l extraction de la pente dans les régimes de fonctionnement linéaire et saturé. Elle met en évidence que la méthode s adapte à tout profil même dans les cas où la pente est différente en régime linéaire et saturé. Id (A/µm) 1.E-02 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-12 pente en régime saturé (V DS =1.2V) pente en régime linéaire (VDS=0.1V) Vg (V) Figure 4-3 : Exemple d extraction de la pente sous le seuil sur un transistor. La méthode d extraction s adapte au fait que la pente sous le seuil soit plus importante en régime saturé. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 127

128 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception ) Extraction du DIBL. Le DIBL est classiquement extrait en mesurant la différence de tension de grille entre la pente sous le seuil en régime linéaire et la pente sous le seuil en régime saturé. Cette méthode impliquant que les pentes soient égales n est pas vraiment adaptée à notre étude (cf Figure 4-3). Il a donc été choisi [Cros 2003] de venir faire une extraction du DIBL à courant constant. Le courant cible est défini au préalable par une étude manuelle des dispositifs. Courant cible DIBL Figure 4-4 : Méthode d extraction du DIBL à courant constant. Il est important de noter qu en régime linéaire, la tension Vd a un impact sur la mesure. En effet, il a été démontré qu une étude à trop faible tension de drain induit une erreur dans la mesure de DIBL, le courant sous le seuil évoluant selon la relation suivante [Skotnicki 2000a]: I D VG Vth V D = Ith.exp.ln10. 1 exp S UT (4.2) où UT kt = (4.3) q Le courant de drain varie donc en fonction de la tension de drain tant que la tension V D de Drain est inférieur à 3UT (terme1 exp 1). Ainsi, en régime linéaire à UT 300K, nous devons utiliser une tension VD supérieure à environ 75mV. Au cours de nos études à température ambiante nous utiliseronsv = 100mV. D R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 128

129 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception 4.1.3) Résultats : Paramètres électriques des transistors isolés en régime statique Les transistors analysés électriquement sont ceux dont la réalisation a été décrite au cours du chapitre 3. Le Tableau 4-1 présente les propriétés physiques des transistors étudiés. Epaisseur du canal de conduction Type de canal Longueur de la grille Epaisseur de l oxyde thermique Nature du siliciure 13.5 ± 0.5 nm Non dopé De 40 à 160 nm 2.2 nm Cobalt Tableau 4-1 : Propriétés physiques des transistors étudiés ) Observation des courbes I D (V G ) Les courbes présentées sur la Figure 4-5 montrent les caractéristiques I D (V G ) pour des transistors longs (Lg=10µm) et des transistors courts (Lg=60nm). L=10 µm L=60 nm 1.E-03 1.E-03 V D = -1.2V 1.E-04 1.E-04 V D = -1.2V V 1.E-05 D = 1.2V 1.E-05 V D = -0.1V V D = 1.2V V D = 0.1V Id [A/µm] 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-12 V D = -0.1V V D = 0.1V Id [A/µm] 1.E-06 1.E-07 1.E-08 S=71mV/décade S=65mV/décade S=68mV/décade 1.E-09 1.E-10 1.E-11 1.E-12 DIBL=15mV/V S=64mV/décade DIBL=10mV/V 1.E-13 1.E-13 a) Vg[V] c) Vg[V] 1.E-05 9.E-06 8.E-06 1.E-03 9.E-04 8.E-04 V D = 1.2V Id [A/µm] 7.E-06 6.E-06 5.E-06 4.E-06 V D = -1.2V V D = 1.2V Id [A/µm] 7.E-04 6.E-04 5.E-04 4.E-04 V D = -1.2V 3.E-06 3.E-04 2.E-06 2.E-04 1.E-06 0.E+00 V D = -0.1V V D = 0.1V b) d) Vg[V] 1.E-04 V D = -0.1V V D = 0.1V 0.E Vg[V] Figure 4-5 : Courbe ID(VG), en échelle linéaire et échelle logarithmique pour des transistors Long (a) et (b) Lg=1µm et courts (c) et (d) Lg=60nm. L axe présenté en pointillés correspond à l origine dans le cas où nous aurions une grille de type Midgap. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 129

130 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception Nous faisons les observations suivantes : o Le fait de n avoir qu une seule grille de type N+ mène à un décalage du V T. Comme nous l avons déjà mentionné précédemment, notre technologie de validation étant simplifiée avec l implémentation d un seul matériau de grille, nos transistors ne sont pas ajustés en tension de seuil. Etant donné que nous projetons d utiliser nos transistors avec une grille de type midgap, l axe pointillé représenté sur les courbes de la Figure 4-5 correspond à l origine de la courbe I D (VG) si nous avions une grille de ce type. Ainsi avec une grille de type midgap nous aurions les courants suivants : I ON [µa/µm] I OFF [pa/µm] Lg=10µm nmos pmos Lg=60nm nmos pmos o Concernant les effets canaux courts, il est intéressant de constater que les transistor possédant une grille de 60nm ont un DIBL inférieur à 15mV/V. Le canal étant non dopé, ce qui est défavorable au contrôle des effets canaux courts, cette caractéristique valide le fait que le canal du transistor est électrostatiquement bien contrôlé par la grille par rapport au cas d un transistor à simple grille. o Nous avons, à la fois pour les transistors courts et les transistors longs, des pentes sous le seuil quasi idéales comprises entre 65 et 71 mv/décade (La valeur idéale théorique à 300K est 60mV/décade). Ces bons résultats viennent du fait que nous utilisons un canal mince totalement déplété (faible charge de déplétion). o Observant les courbes ID(VG) (Figure 4-6) en régime linéaire, nous remarquons que nos transistors présentent une résistance série importante. En effet, dans le cas du L Long, la résistance série n impacte pas la caractéristique du transistor car c est la résistance du R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 130

131 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception canal qui prédomine. Ainsi, la courbure de la courbe I D (V G ) du transistor court peut être attribuée à la résistance série. 1.E-04 1.E-04 V D =0.1V Lg=60nm 1.60E E E-06 8.E E-06 Id [A/µm] 6.E E-07 Id [A/µm] 4.E-05 Lg=10µm 6.00E E-07 2.E E-07 0.E E Vg[V] Figure 4-6 : Courbe I D (V G ) pour les nmos longs(lg=10µm) et courts (Lg=60nm) en régime linéaire. Mise en évidence de la résistance série dans les transistors courts. Observation du transistor parasite et de son effet sur les courbes I D (V G ): Comme mentionné au cours du chapitre 3, nous avons des disposiifs où au final un transistor parasite situé sous la grille inférieure à cause d un court circuit présent sous les espaceurs dédiés à l isolation de ce canal. Figure 4-7 : Observation par coupe TEM (a) et schématisation de la présence d un canal parasite présente sous la partie inférieure de la grille enrobante sur les plaques où l isolation a été percée. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 131

132 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception La Figure 4-7 permet de représenter, dans le cas où les espaceurs sont plus minces et ne protègent pas complètement les flancs du canal parasite, où se trouve le transistor parasite. Afin de caractériser son effet sur le comportement final, nous avons utilisé le substrat comme grille inférieure de ce canal parasite. Id (A/µm) 1.E-02 1.E-03 V th 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 Vd = 0.1V_Vb=0V Vd = 1.2V_Vb=0V 1.E-11 Vd = 0.1V_Vb=-35V 1.E-12 Vd = 1.2V_Vb=-35V 1.E E-03 Vd = 0.1V_Vb=0V 9.E-04 Vd = 1.2V_Vb=0V 8.E-04 Vd = 0.1V_Vb=-35V 7.E-04 Vd = 1.2V_Vb=-35V 6.E-04 5.E-04 4.E-04 3.E-04 2.E-04 1.E-04 0.E+00 V th a) Vg (V) b) Vg (V) Id (A/µm) Figure 4-8 : Observation de la caractérisation ID(VG) d un transistor possédant le canal parasite avec et sans polarisation du substrat. La Figure 4-8, montre l exemple d un transistor où le canal parasite existe et où nous utilisons le substrat comme une grille inférieure afin de venir accumuler ce canal parasite et ne laisser en fonctionnement que le transistor à grille enrobante. Ainsi dans les deux cas extrêmes nous voyons que ce transistor parasite peut avoir un effet compromettant sur la caractéristique du transistor. En effet, sur la Figure 4-8 les courbes en pointillés correspondent au courant débité par le canal principal et le canal parasite alors que celles tracées en traits pleins correspondent seulement au canal principal. Il en ressort que le canal parasite étant non dopé et de type Fully depleted SOI (TSI~15 nm), il est moins bien contrôlé par la grille ce qui affecte directement la pente sous le seuil et le DIBL. Ainsi, si ce transistor parasite est actif, les effets sous le seuil se trouvent dégradés ce qui augmente considérablement le I OFF de notre transistor. A l état ON, la composant ajoutée du canal parasite permet d augmenter le courant de Drain d environ 5% à 10%. Afin d observer plus précisément l effet de ce canal parasite sur la caractéristique globale de notre transistor en fonction de la polarisation du substrat, nous avons réalisé une caractérisation I D (V G ) d un transistor de type nmos tout en venant varier la polarisation du substrat de 0V à -40V. Nous observons ainsi ( Figure 4-9 ) que lorsque le canal parasite n est pas bloqué, nous avons à VS=0V, une pente sous le R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 132

133 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception seuil qui se trouve dégradée. Ensuite, l état ON est dépendant de la polarisation car l application d un potentiel de substrat de plus en plus faible revient à décaler aussi la tension de seuil du canal parasite comme si nous polarisions la seconde grille d un transistor double grille à grille indépendante. 1.00E E-04 V D =0.1V; Lg=40nm 1.40E E-04 VS=-40V VS=-30V VS=-20V ID [A/µm] 1.00E E E E E E-05 ID [A/µm] VS=-10V VS=0V 1.00E E E E-05 a) 1.00E E VG [V] ID [A/µm] 1.00E E E E E E-07 V D =1.2V; Lg=40nm 1.40E E E E E-04 ID [A/µm] VS=-40V VS=-30V VS=-20V VS=-10V VS=0V 1.00E E E E-04 b) 1.00E E VG [V] Figure 4-9 : ID(VG) d un transistor possédant un canal de conduction parasite avec différentes polarisation de substrat. Une autre façon de caractériser ce canal parasite consiste à venir placer le transistor à grille enrobante à l état OFF avec VG=-0.5V et à tracer la courbe I D (V S ). On obtient R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 133

134 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception alors la courbe suivante (Figure 4-10) permettant d observer le comportement du transistor parasite selon le régime dans lequel il se trouve. On peut alors constater que ce transistor apporte surtout des fuites et si il était activé n apporterai dans le meilleur des cas, qu un courant de 80µA/µm. 1.00E E+01 L G =40nm V G =-0.5V V D =1.2V V D =0.1V ID [µa/µm] 1.00E+00 V D =1.2 V ID [µa/µm] 1.00E V D =0.1V 1.00E VS [V] Figure 4-11 : Caractérisation du canal parasite pour V G =-0.5V en fonction de V S pour ID=0.1V et V D =1.2V. Ce canal parasite est présent sur quelques plaques où l espaceur d isolation est plus mince. Il sera évalué aux cours des différentes caractérisations afin de voir l effet qu il apporte au composant ) Observation sous le seuil : pente et effet canaux courts. La Figure 4-12 présente la résistance aux effets canaux courts pour les transistors étudiés de type n et p. Tout d abord (Figure 4-12,a), nous notons que le décalage de tension entre les transistors longs et les transistors courts est bien contrôlé. En effet nous avons pour les grilles égales à 40 nm un décalage de tension de seuil qui est inférieur à 40 mv pour les nmos et à 60mV pour les pmos. La différence entre nmos et pmos est particulièrement attribuée au fait que la longueur électrique diffère entre n et p (Lp<Ln). Pour information, la longueur électrique des transistors R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 134

135 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception nmos sera évaluée plus tard comme étant égale à la longueur physique moins 10 nm nmos Vt [V] pmos DIBL [mv/v] nmos pmos a) L [nm] b) L [nm] Figure 4-12 : Effet de la réduction de la longueur de grille sur la tension de seuil (a) ainsi que sur le DIBL (b). Par ailleurs si nous observons le DIBL ainsi que la pente sous le seuil pour les tranches de Silicium ayant un transistor parasite (Figure 4-13), nous pouvons faire les constatations suivantes : - Sans le transistor parasite, le contrôle du canal par la grille est très bon car le DIBL est inférieur à 25 mv/v pour L G =50nm. De la même façon, la pente sous le seuil est elle aussi toujours bonne car le canal principal est totalement déplété et non dopé. - Avec le transistor parasite, nous faisons la même remarque que précédemment, soit que le canal parasite ajoute des pertes car ce canal est moins bien contrôlé par la grille. Il agit aussi directement sur la pente sous le seuil VS=0V VS=-35V VS=0V VS=-35V 30 DIBL[mV/V] S [mv/decade] a) b) Lg [nm] Lg [nm] R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 135

136 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception Figure 4-13 : Effet de la réduction de la longueur physique de grille sur le DIBL (a) et la pente sous le seuil (b) selon que le transistor parasite soit activé ou non ) Extraction des courbes I ON (I OFF ) Les tendances I ON (I OFF ) de nos transistors équivalent à leur comportement si nous intégrions une grille de type midgap sont présentées sur la Figure IOFF [A/µm] 1.00E E E E-10 L=40nm L=60nm L=80nm L=120nm 1.00E-11? 1.00E E E E E E E-03 a) ION [A/µm] IOFF [A/µm] 1.00E E E E-10 L=40nm L=60nm L=80nm L=120nm L=160nm 1.00E-11 b) 1.00E E E E E E E-03 ION [A/µm] Figure 4-14 : Extraction des caractéristiques ION IOFF pour les transistors de type nmos (a) et pmos (b) pour des longueurs physiques de grilles allant de 40 nm à 160nm. Nous pouvons ainsi constater que nos transistors alliant cette configuration à grille midgap (fort V T ) à un très bon contrôle sous le seuil permettent d atteindre de très R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 136

137 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception faible courant à l état off. Par ailleurs, regardant l évolution du courant ON en fonction de la réduction de la longueur de grille nous pouvons nous poser quelques questions. En effet nous observons tout d abord que dans le cas des nmos, nous pouvons nous demander pourquoi la réduction de la taille de la grille augmente peu le courant du transistor. En effet, le courant de drain en régime saturé est proportionnel à l inverse de la longueur de grille ( IONα 1/ L G ). Ainsi, nous devrions par exemple avoir un courant I ON deux fois plus important pour les transistors possédant une grille de largeur physique L G =40nm que ceux ayant L G =80nm. Hors, ce n est pas le cas. Sur la Figure 4-14,a est représentés à titre indicatif la zone ou devrait se trouver les points correspondant à L G =40nm si nous avions comme référence les points à L G =80nm. Par ailleurs, le comportant des transistors de type p est lui bien meilleur et nous pouvons nous interroger sur le fait que les transistors de type P soient en fonction de la longueur de grille, quasiment aussi performants que les transistors de type N. Afin de répondre à interrogations, il nous a semblé nécessaire d élargir notre étude à un grand nombre de caractérisations permettant d évaluer quelles sont les propriétés physiques de notre transistor à grille enrobante. C est le thème du paragraphe suivant. 4.2) Etude approfondie des propriétés électriques de nos transistors à grille enrobante. Au cours de ce paragraphe, nous nous proposons d établir quelles sont les propriétés physiques intrinsèques de notre transistor, ainsi que l influence de la température sur ces paramètres. Tout d abord, étant donné que notre structure utilise un substrat SOI, nous présenterons une étude de l effet d auto-échauffement de notre transistor. Il a en effet a été montré [L.J. McDaid & al, 1989] que les technologies de type SOI dissipent moins bien l énergie thermique accumulée au cours du passage du courant et il est intéressant dans notre cas de voir si nos transistors sont sensibles à cet effet. Ensuite nous étudierons la mobilité dans notre transistor à film mince et non dopé en fonction de la réduction de la taille de grille et de la température. Puis, nous expliquerons brièvement les mesures de bruits qui ont été réalisées afin de conclure sur la qualité de l oxyde de notre grille. Alors, nous R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 137

138 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception viendrons montrer comment se comporte la résistance série dans nos transistors. Enfin, pour revenir sur les observations des plaques possédant le canal parasite, nous validerons la présence de ce dernier (dimensionnement) par l observation d oscillation de coulombs à très basse température ) Etude de l effet de l auto-échauffement [CROS 2005a]. Effet peu présent sur les transistors de type conventionel, l effet d auto-échauffement du transistor est plus important dans les technologies de type SOI. En effet ce phénomène consiste en l augmentation de la température du transistor par dissipation thermique de la puissance induite par le passage du courant. Cette puissance est définie par la loi de Joule par l expression : P=RI² (4.4) L élévation en température dépend elle de l environnement dans lequel se trouve le canal du transistor et est définie de la façon suivante : T = P. Rth (4.5) En général pour observer un phénomène considérable d échauffement du transistor il faut que le courant soit important (que le transistor soit dans l état ON : V G =V D =V DD ) et qu il soit isolé thermiquement. C est la raison pour laquelle cet effet concerne plus précisément les technologies de type SOI car l oxyde enterré se trouvant sous le canal est un isolant thermique ne permettant pas de dissiper l énergie accumulée. Notre transistor présentant une architecture nouvelle où la grille entoure le canal sur un substrat de type SOI, il est donc intéressant de voir comment se comporte notre technologie par rapport à cet effet. Il est par ailleurs important de voir quel est l effet d une augmentation de la température sur le comportement de notre membrane à grille enrobante. Nous verrons au cours de ce paragraphe quels sont les principaux effets attendus de la température sur le comportement de nos transistors, puis nous présenterons brièvement la méthode utilisée pour évaluer l auto-échauffement de nos transistors avant de présenter et d interpréter nos résultats. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 138

139 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception ) Effet de la température sur les paramètres électriques. En général le changement de température a plusieurs impacts sur les les paramètres électriques [Gani 2003] : - la tension de seuil décroît quand la température augmente : VT = VT 0 γ ( T T 0) (4.6) où γ correspond à quelques mv/k - la mobilité effective à faible champ décroit lorsque la température augmente à cause de l impact plus important avec les vibrations du réseau ( phonon scattering ). µ µ T. T eff = eff, 0 0 k (4.7) K est en général compris entre 1.5 et la vitesse de saturation des porteurs décroît lorsque la température augmente suivant les mêmes mécanismes que la mobilité ) Méthode d extraction de l effet d auto-échauffement Pour caractériser l effet d auto-échauffement le protocole de mesure détaillé dans [GANI 2003] et [CROS 2005a] consiste à venir mesurer l effet sur le courant d un signal en créneau pulsé sur le Drain alors que la tension de grille est statique et polarisée à VG= VDD. V 10ns 5µs 10ms Polarisation statique de la grille + R M DUT Génération de créneaux pulsés sur le drain. temps Figure 4-15 : Schéma de principe de mesure de l effet d auto-échauffement. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 139

140 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception Ainsi, corrélant la mesure du courant avec la mesure dynamique il est possible d évaluer un pic statique du courant avec le modèle suivant : t0 t ID = IDF + ID.exp τ (4.8) Où les paramètres extraits sont les suivants : - IDF est le courant de drain atteint à l équilibre thermique - t 0 : seuil temporel de l échelon de tension où la valeur de la tension de drain a atteint la moitié de la tension désirée. - ID : Perte de courant entre le courant à t 0 et le courant final. -τ : constante de temps du phénomène thermique I Di Id (ma) Idth ( Idf, Id, t0, τ, time ) 10.5 I D 10 I Df Time (s) Figure 4-16 : Représentation du courant de drain mesuré expérimentalement et de celui modélisé par l équation 4.8 afin de déterminer la constante τ. Les deux premiers paramètres IDF et t 0 sont extraits des courbes VD(t) and ID(t) et ID etτ sont obtenu par obtention du meilleur fit sur le courant, comme présenté sur la Figure R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 140

141 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception L effet d autoéchauffement ou SHE ( Self-Heating Effect ) est défini comme étant le pourcentage de courant finalement perdu par rapport au courant initial à température ambiante. ID I SHE = = I I I D D + DF Di en forte inversion (4.9) ) Résultats et interprétations. Les mesures d auto-échauffement ont été réalisées sur quatre structures présentant deux longueurs de grilles (L G = 40nm et L G = 160 nm) et deux largeurs différentes (W=0.110 µm et W=10*0.9 µm). L effet d auto-échauffement est observé seulement sur les transistors larges (W=10*0.9 µm). C est en effet le pire cas car ces dispositifs présentent un fort courant ON et la puissance dissipée lors du passage du courant n est pas entièrement évacuée. La première observation que nous faisons est que la constante de temps de relaxation du phénomène thermique dépend de la dimension du transistor. Les valeurs extraites de constantes de temps sont les suivantes : τ = 80ns pour L G =60nm et τ =100ns pour L G =160nm. Un transistor plus court présente une constante de temps plus faible due à sa capacité thermique plus faible ; ceci est dû au fait que le volume de silicium à chauffer est inférieur. 7 6 W=10*0.9µm; L=40nm W=10*0.9µm; L=160nm 5 10 SHE [%] SHE (%) 4 3 SHE [%] SHE (%) Vdd (V) Vdd 2 (V) a) b) V DD[V] V DD[V] Figure 4-17 : Résultats des mesures d auto-échauffement [CROS 2005a]. Par ailleurs, La Figure 4-17 montre les résultats d auto-échauffement en fonction de V DD pour ces transistors larges. Nous constatons que entre les deux transistors larges, c est le transistor le plus long (LG=160nm) qui est le plus sensible à l auto- R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 141

142 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception échauffement à fort V DD. Ceci ne veut pas pour autant dire que les transistors longs opèrent à une température supérieure à celle des courts. En effet, l impact de la température sur les paramètres électriques peut être différent selon que le transistor soit long ou court. Comme nous l avons cité, deux effets opposés apparaissent lorsque la température augmente : la tension de seuil décroît (eq.4.6) entrainant une augmentation du courant et les paramètres de transport (mobilité et vitesse de saturation) diminuent (eq.4.7) entraînant une baisse du courant. C est cet effet de réduction de la mobilité qui prédomine. Une étude de ces paramètres a donc été réalisée en température sur les transistors les moins larges ne présentant pas d effet d auto-échauffement afin de comprendre quelle est la part des paramètres de transport sur les résultats obtenus. Si nous regardons tout d abord la variation de la tension de seuil en fonction de la température pour deux longueurs de grilles différentes, présentée en Figure 4-18, nous constatons qu il y a certes une différence de tension de seuil due à la différence de taille de grille, mais surtout que la variation de la tension en fonction de la tension de seuil est la même dans les deux cas Vth L=40nm L=240nm L=160nm T ( C) Figure 4-18 : Evolution en fonction de la température de la tension de seuil de nos transistors pour deux tailles de grille différentes L=40nm et L=160nm (W=110nm). R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 142

143 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception L=40nm L=160nm L=240nm L=40nm L=160nm L=240nm µ0 (cm²/vs) % µ T ( C) T ( C) a) b) Figure 4-19 : Evolution de la mobilité faible champ absolue (a) et relative (b) extraite par la méthode de la fonction Y en fonction de la température. Aussi, concernant l évolution de la mobilité, nous constatons que même si elle est différente pour les transistors longs ou courts (Figure 4-19,a), l évolution relative de cette dernière en fonction de la température est identique quelque soit la longueur de grille (Figure 4-19,a) Par ailleurs, si nous comparons notre évolution de mobilité en fonction de la température par rapport aux prédictions (eq.4.7) basées sur l interaction avec les vibrations du réseau, nous constatons que notre courbe ne suit pas la loi prévue. Ceci peut être interprété par le fait qu il n y a pas que des interactions avec les phonons qui ont lieu à cette température mais aussi peut être des interactions coulombiennes. Nous reviendrons sur ces observations lors de l étude de la mobilité dans nos dispositifs (cf ) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 143

144 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception L=40nm (T/T0)^-1.5 L=240nm L=160nm (T/T0)^-1.5 µ0 (cm²/vs) T ( C) Figure 4-20 : comparaison de la variation de la mobilité avec la loi empirique de variation de la mobilité en fonction de la température où la mobilité est limitée par l interaction avec les phonons. La dépendance du courant de drain est plus importante sur les transistor longs même si nous avons vu que la dépendance en mobilité et tension de seuil est comparable. Ceci s explique de la façon suivante : D une part l effet de réduction de la mobilité par le champ latéral (saturation en vitesse des porteurs) sur les transistors courts, qui a pour effet de masquer partiellement ceux de variation de mobilité. D autre part, la chute de potentiel dans les résistances séries importante dans les transistors courts, qui masque elle aussi les variations de I ON en fonction de la température. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 144

145 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception Ion variation L=40nm L=240nm L=160nm T ( C) Figure 4-21 : Variation relative du courant de conduction du transistor en fonction de la température Ces comparaisons faites sur les transistors ne présentant pas d effets d autoéchauffement permettent donc d expliquer le comportement différent à l effet d autoéchauffement fonction de la taille de grille pour les deux transistors larges (W=10*0.9). A fort V DD et en terme de réduction de courant, nous observons donc un impact de l auto-échauffement supérieur sur un transistor de LG=160nm que sur un transistor court avec L G =40nm, alors que débitant plus de courant et donc dissipant plus de puissance, le transistor court doit logiquement atteindre une température de fonctionnement supérieure. La Figure 4-21 : Variation relative du courant de conduction du transistor en fonction nous indique que ces observations ne sont pas incompatibles, un plus fort auto-échauffement sur le transistor court se traduisant effectivement par une plus faible réduction de courant que sur le transistor avec L G =160nm Au cours de cette partie, nous avons donc mis en avant une dépendance en température supposée de la mobilité nous poussant à faire une étude de celle-ci. Par ailleurs, si nous avons observé de l auto-échauffement sur les transistors les plus larges, il est important de noter que ces effets n ont été observés que pour des R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 145

146 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception tensions de drains supérieures aux tensions usuelles. Nous pouvons donc conclure que nos transistors, bien que réalisé sur substrat SOI ne présentent pas d effet d auto-échauffement dans les conditions usuelles d utilisation ) Extraction de la mobilité La mobilité est le principal facteur d obtention de fort courant de conduction. Améliorer la mobilité d un composant revient à fortement optimiser les performances du transistor à l état ON sans venir compromettre son état OFF. Comme nous l avons vu précédemment, le très bon contrôle du canal par notre grille enrobante permet de très bien contrôler les effets canaux courts de notre transistor. Il est donc possible dans les structures à grille enrobante de ne pas doper le canal de conduction afin d améliorer la mobilité de porteurs dans notre transistor. Mesurer la mobilité avec précision dans les structures que nous avons développées est un véritable challenge nécessitant des techniques de caractérisation récentes. En effet, nous imposons de part nos limites dimensionnelles (petite surface de grille, difficulté d extraction de la taille de grille L eff ) d utiliser des techniques de caractérisation adaptés. Nous verrons au tout d abord au cours de cette étude quelles ont été les méthodes qui ont été utilisées pour caractériser la mobilité dans nos transistors à grille enrobante, puis nous observerons ensuite quel est le comportement en mobilité de nos transistors en fonction de la longueur de grille et de la température ) Les méthodes d extraction de mobilité utilisées ) Méthode Split C(V) Méthode la plus couramment utilisée concernant l extraction de mobilité, la méthode split C-V est basée sur la mesure de la capacité C ox entre la grille et le canal à différentes tensions de grille. Une fois cette capacité mesurée, il est possible de calculer la charge d inversion de la façon suivante : Vg Q ( V ) = C ( u) du (4.10) i g ox Vgacc Ensuite, utilisant la mesure du courant de drain I D, nous pouvons extraire la mobilité effective en utilisant l équation : R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 146

147 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception L I d µ eff = (4.11) W Qi Vd Pour appliquer efficacement cette méthode, il est nécessaire que la surface d oxyde soit supérieure à 0.5 µm² [Romanjek 2004 ]. Il est aussi important de tenir compte de l impact des résistances séries des transistors les plus courts sur le courant de Drain, en venant remplacer Id par I /(1 RSD. I / V ) [Gallon 2004]. d d d Dans notre cas, seuls les dispositifs composés de 10 transistors en parallèle de 1µm de large permettent d avoir la surface nécessaire à l extraction. Nous utiliserons principalement ces mesures pour venir extraire les paramètres essentiels à l extraction de mobilité par la méthode utilisant la fonction Y ( cf ) ) Méthode fonction Y(V) La fonction Y(V) [Ghibaudo 1988] une méthode d extraction adaptée à l étude de dispositifs courts car permet de s affranchir de l influence de résistance série. Cette fonction Y est extraite à partir des caractéristiques électriques statiques ID et Gm de la façon suivante. Tout d abord, le modèle de courant de drain en régime linéaire est exprimé de la façon suivante : I D ( VG Vth ) VD ( V V ) θ ( V V ) 2 = β 1+ θ + 1 G th 2 G th2 (4.12) θ V V est En régime de forte inversion et à champ transverse modéré le terme ( ) 2 2 G th2 négligeable. On a alors I D ( ) V V V = β 1+ θ g th D 1 ( V V ) G th (4.13) d où : G m di D β = = dv 1+ θ V V ( ) 2 g 1 G th V D (4.14) La fonction Y est alors définie de la façon suivante : I W = = µ = (4.15) ( ) Y ( ) d Y 0CoxVd VG Vth S VG Vth G L m eff R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 147

148 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception Représentant alors la courbe Y ( V G ), il est possible d extraire la pente SY dans le domaine de validité de la fonction Y à faible champ et donc de pouvoir déterminer la mobilité dans le transistor grâce à la relation suivante : S 2 Y = W 0CoxVD L µ (4.16) eff W β = µ 0 C ox (4.17) L eff 2 SY β = (4.18) V D β L eff µ 0 = (4.19) WCox Il est important de noter qu il faut bien connaître la longueur de grille L élec ainsi que la capacité C ox entre la grille et le canal. Par ailleurs, pour extraire le paramètre θ 1, nous utilisons la fonction X définie de la façon suivante. m ( V V ) 1 1+ θ1 G th X = = (4.20) G βv D Il est possible de remonter à l expression de la résistance série de la source et du drain R SD par la relation suivante : θ = θ + β (4.21) 1 1,0 R SD. Pour être valide dans le domaine de forte inversion à faible et fort champ latéral, il est nécessaire d utiliser l équation (4.6) du courant de drain. La fonction Y2 permettant alors d extraire les paramètres θ2 et V 2 est alors définie de la façon suivante : ( ) V V V ( ) D G th Y 2 = β θ1 VG Vth 1 I D th ) La Magnétorésistance Il s agit d une méthode innovante permettant d évaluer la mobilité dans un transistor, la magnétorésistance permet d obtenir des résultats quelque soit la longueur du R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 148

149 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception dispositif. Le principe consiste à utiliser l effet d un champ magnétique perpendiculaire à la direction du courant. z x y Id S B D Vd Figure 4-22 : Schématisation de l application dans un transistor d un champ magnétique perpendiculaire à la direction du courant. L effet couplé d un champ électrique E et d un champ magnétique B sur un porteur est traduit par la force de Lorentz soit : v F = q( E + v B) = q (4.22) µ L effet d un champ Magnétique appliqué dans le plan perpendiculaire à la direction du courant (Bz) implique donc les résultats suivants. v = µ ( E + v B) (4.23) x x y v = µ ( E v B) (4.24) y y x La composante Ey étant nulle (le champ électrique étant formé entre le drain et la source) on a donc : v = µ ( E µ. v. B²) (4.25) x x x v x µ Ex = 1 + µb² (4.26) La densité de courant peut alors être exprimé de la façon suivante : 2 2 x x µ x /(1 µ ) J = nqv = nq E + B (4.27) Et J = σ E = 1/ ρ( E ) (4.28) x x x La résistivité du film est alors donnée par l équation suivante : 2 2 (1 B ) / ρ = + µ nqµ (4.29) ρ 2 2 (1 µ B ) ρ = + (4.30) o R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 149

150 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception Ainsi, pour extraire la mobilité dans le transistor, il suffit de représenter le ratio entre le résistance mesurée entre les sources et drain à VG et celle mesurée sans polarisation en fonction de la valeur du champ magnétique au carré. On obtient ainsi une droite dont la pente est égale à µ MR ² K nmos GAA Lg = 0.16 µm W = 0.16 µm Vg = -0.1 V R B /R Vg = 0.4 V B 2 (T 2 ) Figure 4-23 : Example d extraction de la mobilité par la méthode de magnétorésistance. La pente de la droite correspond au carré de la mobilité du canal de conduction. [CHAISANTIKULWAT 2005] Ainsi nous pouvons extraire les courbes de type µ MR (VG). Il est par ailleurs possible de représenter la mobilité en fonction de la charge d inversion en utilisant la relation suvante : L. ID( VG) Qi( VG) = W. µ MR. V (4.31) D Il est important de noter que, comparée aux autres méthodes présentées, celle-ci nous permet de s affranchir de la connaissance exacte de la longueur électrique du canal ) Résultats expérimentaux et interprétations Les mesures de mobilité ont été effectuées sur les différents transistors présents sur notre tranche en combinant les mesures de type C(V) permettant d obtenir sur notre structure large les paramètres L élec et C ox nécessaire ensuite pour extraire la mobilité par la fonction Y(V) sur tout nos transistors. En parallèle, l étude par R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 150

151 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception magnétorésistance est réalisée sur les même dispositifs pour validation de nos résultats. Nous nous attacherons donc au cours de cette partie à relater tout d abord quelles sont les observations faites sur le comportement en mobilité à température ambiante de nos transistors en fonction de la réduction de la taille de grille. Puis, nous analyserons le comportement en température de nos transistors ) Effet de la réduction de la longueur de grille sur la mobilité. Comme nous l avons mentionné précédemment, l optimisation attendue de la mobilité dans nos transistors par rapport aux technologies standard ainsi notre état de l art [Harrison 2003] est de venir améliorer la mobilité en ne dopant pas le canal de notre transistor. La Figure 4-24 [Cerutti 2005] permet de comparer la mobilité en fonction de la longueur de grille pour nos nmos et nos pmos par rapport aux transistors à grille enrobante de type GAA SON ayant une épaisseur de film équivalente dont le canal est dopé. Il en ressort, que la mobilité dans le canal de nos transistors est quasi deux fois plus importante que celle des transistors SON à grille enrobante à canal dopé [Harrison 2003]. De plus, nous constatons que la mobilité des transistors de type p est excellente car plus importante que celle des canaux de type nmos dopés. µ0 [ cm²/(v.s)] x 2.3 DG nmos undoped DG pmos undoped DG nmos doped L [nm] Figure 4-24 : Comparaison à TSi équivalent de la mobilité des transistors à grille enrobante adaptés à la conception de type nmos et pmos par rapport aux transistors à grille enrobante de type nmos où le canal est dopé. La mobilité est extraite par la méthode Y [Cerutti 2005]. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 151

152 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception µeff max [cm²/(v.s)] µ magneto nmos µ magneto pmos LG [nm] Figure 4-25 : Extraction de la mobilité en fonction de la longueur de grille dans nos transistors à grille enrobante par la méthode de magnétorésistance.. [CHAISANTIKULWAT 2005] Par ailleurs, même si notre mobilité reste améliorée par rapport à celle d un canal dopé, nous pouvons remarquer une réduction importante de la mobilité en fonction de la réduction de la longueur de grille. La Figure 4-25 montrant les mobilités extraites par la méthode de magnétorésistance montre aussi ce phénomène. De plus, si nous observons le comportement en température de nos transistors, nous remarquons que la mobilité dans nos transistors est directement dépendante de la température. µ MR (cm 2 V -1 s -1 ) nmos GAA Lg = 0.52 µm W = 0.9 µm T = 290 K T = 200 K T = 100 K T = 50 K MR µ Mobility (cm 2 V s -1 ) MR (cm 2 V -1 s -1 ) Maximum µ MR for Lg = 0.52 µm W = 0.9 µm Lg = 0.36 µm W = 0.6 µm Slope ~ T 1/ densité d électrons (cm electron density (cm -2 ) ) a) b) Temperature (K) Figure a) Evolution de la mobilité extraite par magnétorésistance à différente températures (L=0.53µm, W=0.9µm). b) Evolution de la mobilité maximum en fonction de la température pour deux transistors présentant des longueurs de grille différentes. [CHAISANTIKULWAT 2005] R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 152

153 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception En effet, la Figure 4-26 présente les courbes d extraction de la mobilité en fonction de la température. Pour une longueur de grille donnée, nous remarquons, (Figure 4-26,a) que le maximum de mobilité croît avec la température entre 50K et 200K. De la même façon, si nous observons (Figure 4-26,b) la variation de la mobilité max en fonction de la température nous remarquons que la mobilité croît en fonction de la température avec une pente en T 1.5. Cette asymptote limitant notre mobilité en fonction de la température relate la présence d intéractions coulombiennes. En effet, seule l intéraction dépendante des défauts chargés témoigne d une mobilité induite proportionelle à la température. Hors, nous pouvons nous poser ici plusieurs questions. En général ces intéractions apparaissent à plus faible température et sont principalement dues à l implantation du canal, ainsi que des poches ou halos dans le canal de conduction. Dans notre cas, il n y a pas eu de telles implantations. Nous pouvons donc seulement suspecter que ces intéractions sont dues à la présence de défauts neutres [Andrieu 2005] et/ou à la présence de charges induites lors de l implantation des sources et drains. Ces effets, récemment observés dans la littérature lors d étude de la mobilité dans des transistors double grille à film mince [Widiez 2005] soulèvent aujourd hui des questions auxquelles nous ne pouvons encore répondre. En effet, l objectif principal en microelectronique étant de miniaturiser nos dispositifs, il sera important de comprendre pourquoi les interactions de types coulombiennes interviennent de façon plus importante lorsque la longueur de grille du transistor diminue. Une étude approfondie du phénomène est requise ) Etude de bruit : analyse de l interface diélectrique-canal. Etude permettant d obtenir des informations sur des parties spécifiques de notre transistor, les mesures de bruit permettent d étudier la qualité de l oxyde de grille. Les mesures de bruit que nous avons réalisées [Zafari 2005] sont des mesures de densité spectrale. Pour rappel (la théorie ainsi que la description détaillée des méthodes de mesures sont présentées dans [Romanjek 2005]) les courbes représentant la densité spectrale de puissance du courant de drain en fonction du courant de drain peuvent identifiée à l un des deux modèles suivants (Figure 4-27): le modèle de Mc Whorter [McWhorter 1957] qui associe le bruit à la fluctuation du R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 153

154 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception nombre de porteurs piégés dynamiquement dans l oxyde de grille près de l interface SiO2 ou le modèle de Hooge, [Hooge 1994] qui associe le bruit en 1/f à des fluctuations de mobilité des porteurs dans le canal d inversion du transistor. Figure 4-27 : Schéma de la variation de la densité spectrale de puissance en fonction du courant de drain pour les deux models de bruit 1/f : le modèle de Hooge et le modèle de Mac Whorter [Romanjek 2004]. La Figure 4-28 présente la variation de la densité spectrale de puissance en courant de drain normalisée en fonction du courant du drain pour un transistor à grille enrobante avec W/L=110/80 nm extraite à une fréquence de 10Hz. On note une très bonne corrélation des mesures avec le modèle de McWhorter avec corrélation de mobilité ce qui prouve que la source de bruit dans ces transistors vient de la fluctuation du nombre de porteurs. L augmentation de densité de bruit à I D fort est elle moins normale. Elle pourrait être attribuée aux fuites de grilles mais comme nous le montrons Figure 4-28,b les fuites de grilles sont bien contrôlées dans nos dispositifs. Cette variation correspond aux résistances série. En effet pour une résistance le bruit doit augmenter quand le courant I D augmente (bruit blanc) et c'est ce comportement qu'on voit à fort courant de drain, superposé à celui du transistor. On voit même, sur les spectres en fréquence (Figure 4-29), sur le spectre R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 154

155 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception correspondant au plus fort courant qu'on a une partie 'plate' à haute fréquence. Cette partie plate est le bruit blanc lié aux résistances série Sid_normalisé Sid_norm_mob gmid a) Id Ig i, b) Vg i 1 Figure 4-28 : a) Variation de la densité spectrale de puissance du courant de drain en fonction du courant de drain pour nos transistors à grille enrobante à f=10hz. (L G =80nm ;W=110nm) b) Variation du courant de grille en fonction de la tension de grille appliquée (L G =80nm ;W=110nm) R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 155

156 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception DSP du courant de drain [A²Hz -1] I D Fréquence [Hz] Figure 4-29 : Densité spectrale du courant de drain en fonction de la fréquence pour un transistor à grille enrobante (L G =80nm ; W=110nm) De cette étude de densité spectrale en fonction I D (Figure 4-28) il est possible, dans la partie correspondant au régime de faible inversion, d évaluer la densité de pièges présents dans l oxyde en utilisant les formules du modèle de Mc Whorther [McWhorther 1957] avec corrélation de la mobilité utilisant les relations suivantes [Romanjek 2004] : S g I I I g 2 ID m D = SVFB 1 eff ox 2 2 ± αµ C D D m 2 (4.32) 1 = + (4.33) µ µ eff αqox eff 0 S VFB ² ktq Nit 2 ox f γ λ = (4.34) WLC dans lesquelles on a : λ : constante d effet tunnel =10-8 cm N it : densité de pièges (ev/cm 3 ) α : 1.2*10 4 : Vs/C, (pièges accepteurs). γ compris entre 0.8 et 1.2 S VFB : Densité spectrale de bruit en tension de bandes plates R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 156

157 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception A partir de la densité de spectrale de puissance en courant de drain, nous déduisons celle en tension de grille équivalente en entrée SV G par la relation SV G =SI d /gm 2, et ensuite en considérant que les piéges sont répartis uniformément sans l'oxyde de grille, on extrait la densité des piéges dans l'oxyde selon la formule (4.34 ) : ² λktq = (4.35) Nit S 2 VFB WLC ox f γ Il ressort de cette étude que dans nos dispositifs nous avons une densité de pièges N it qui est de l ordre de ev/cm 3. A titre de comparaison, la densité de piège généralement caractérisée dans un transistor standard dont l oxyde est de bonne qualité est de l ordre de 1.5*10 17 cm 3 /ev [Romanjek 2005]. En conclusion nous avons remarqué que nos transistors suivent une loi de Mac Whorther corrélée en mobilité. La présence d une constante de densité spectrale élevée à faible I D a permis d évaluer la qualité d oxyde en terme de piégeage de porteurs et il s avère que notre oxyde est de qualité moyenne. Ce phénomène joue certainement un rôle dans la sensibilité en température de la mobilité de nos porteurs car augmente le nombre d interactions entre les porteurs et les centres coulombiens. Par ailleurs nous avons remarqué que les performances de nos dispositifs sont dépendantes des résistances séries. Il est donc important d étudier précisément leur comportement et influence ) Extraction de la Résistance Série Pour extraire la résistance série, nous utilisons la méthode Y(V) présentée précédemment ( ). Pour les transistors standards, il a été montré [Ghibaudo 1988] que θ1 = θ1,0 +. β (4.21). R SD Hors, il a été demontré [CROS 2005b] que pour extraire plus précisément la résistance série dans les transistors multi-grilles il est important d utiliser la fonction Y(V) au 2 d ordre. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 157

158 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception Figure 4-30 : comparaison entre les mesures expérimentales et la modélisation du courant en forte inversion pour un transistor DG non dopé avec L=60nm et W=110nm. En effet, le terme θ2 sert à traduire la perte de mobilité à fort champ. Dans le cas de nos transistors, le terme extrinsèque θ 2 extrait est négatif, ce qui traduirait une augmentation de la mobilité à fort champ. En effet la Figure 4-30 montre la comparaison entre les résultats expérimentaux, le modèle de courant au 1 er ordre ainsi que le modèle de courant au 2d ordre. Nous observons sur cette figure que les résultats mis en correspondance avec la pratique en forte inversion présentent un plus fort courant que ceux extraits au 2d ordre. Hors, cette observation n allant pas dans le sens de la physique il a été démontré [Cros 2005b] que cette tendance vient d une dépendance de la résistance série en fonction de la tension de grille V G qui se traduit par une augmentation de θ 2 pour les faibles longueurs de grille. Ainsi, la résistance série s exprime de la façon suivante : R = R + V (4.36) SD SD,0 αr. G R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 158

159 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception Transistors à grille enrobante adapté à la conception à canal non-dopé. Etat de l art du transistor à grille enrobante à canal dopé. Etat de l art du transistor Simple Grille à canal dopé. R (. ) SD,0 Ω µm α 1 ( A R. µm ) Tableau 4-2 : Résultats extraits pour nos transistors comparé à l état de l art du transistor à grille multiple et du transistor à simple grille. Le Tableau 4-2, montre les résultats extraits de résistance série pour nous transistors, ceux de l état de l art DG ainsi que pour l état de l art des transistor simple grille. Nous remarquons tout d abord que nos transistors présentent une résistance série beaucoup plus importance que les autres technologies. Ceci est attribué au fait que nous avons des sources et drains en poly-silicium. Ensuite, il est intéressant de constater que la dépendance de la résistance série en fonction de la tension de grille appliquée est effectivement négligeable dans les technologies simple grille et devient plus importante dans nos technologies à grille enrobante. L effet de dépendance de la résistance série est attribué à l accumulation de porteurs dans les LDD réduisant ainsi la résistance série. Dans le cas des dispositifs étudiés au cours de cette thèse le canal non dopé a contribué à une plus grande diffusion des dopants. Si nous comparons les profils entre la technologie de type GAA SON [Harrison 2003] [Cerutti 2005] nous ne pouvons précisément conclure dans notre cas sur le positionnement entre les HDDs et LDD. Ainsi les LDDs tiennent une place importante dans le comportement de notre transistor et l effet de la tension de grille sur ces LDDs est d autant plus conséquent que pour les technologies DG SON [Cros 2005b]. R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 159

160 Chapitre 4: Caractérisation électrique du transistor à grille enrobante adapté à la conception grille du haut Rldd canal non dopé Rhdd Rinterco RSil? Rc? grille du bas a) b) Figure 4-31 : Comparaison des profils de résistance série des transistors de type SON GAA (a) et de nos transistors à grille enrobante adaptés à la conception (b) ) Caractérisation de la présence du canal parasite à très basse température. Pour mettre en évidence et dimensionner notre canal parasite, nous avons par ailleurs utilisé l observation d oscillations de Coulomb à très basse température (de 50mK à 1.2K) [Boehm 2005]. Nous ne rentrerons pas dans les détails théoriques de cette étude [Devoret Grabert 1992] mais Il est important de savoir que ces oscillations de coulomb ont les propriétés suivantes - leur période est proportionnelle à la capacité entre la grille et l'ilôt sur lequel la charge est quantifiée, i.e. pour nous le canal du transistor étudié: < V G > = e/c G (4.37) - Leur largeur dépend de la température des électrons dans le canal (qui peut être un peu supérieure à la température du cryostat aux plus basses températures) et du diviseur capacitif entre la capacité de grille et la somme de toutes les capacités isolant l'ilôt (grille, source, drain, substrat...). R. Cerutti, Transistors à Grille Multiples adaptés à la conception. 160