L'ÉLECTRONIQUE NANOMÉTRIQUE

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1 Dossier L'ÉLECTRONIQUE NANOMÉTRIQUE Les architectures innovantes sur silicium mince Un second souffle pour la loi de Moore?!) R! Microélectronique, Transistor MOS, Loi de Moore, Circuits intégrés. Par J.L. Autran, D. Munteanu Jeune Équipe CNRS-STlC «Dispositifs Ultimes sur Silicium», Laboratoire Matériaux et Microélectronique de Provence (L2MP, UMR CNRS 637), Université de Provence Aix-Marseille- et Centre National de la Recherche Scientifique Alors que les limites d'intégration du transistor MOS conventionnel sur silicium massif semblent proches, la mise au point d'architectures innovantes sur silicium mince pourrait permettre de continuer, non sans efforts, la course à la miniaturisation des composants CMOS, donnant ainsi à la loi de Moore un nouveau souffle pour les quinze à vingt prochaines années.. Introduction La microélectronique a connu, ces quarante dernières années, des progrès fulgurants. Le constat est sans appel : aucune autre branche n'a vécu, dans l'histoire de l'industrie manufacturière, un tel développement, notamment si l'on considère l'évolution des performances des produits, i.e. les circuits intégrés, et, dans le même temps, la diminution drastique des coûts de fabrication par fonction élémentaire intégrée. Cet essor considérable, l'industrie des semiconducteurs le doit jusqu'à présent à sa capacité technologique à miniaturiser sans cesse les composants élémentaires des circuits, au premier rang desquels on trouve le transistor MOS (metal-oxide-semiconductor) à effet de champ, véritable brique de base des circuits intégrés VLSI (very large scale integration). La diminution constante de la surface de silicium occupée par ces composants a donc permis de maintenir la course à l'intégration à un rythme édicté par la fameuse «loi de Moore» (Gordon Moore, cofondateur de la firme Intel) qui prévoit que le nombre de transistors par circuit intégré double tous les 8 à 24 mois environ []. Cette remarquable observation, formulée dès 965, a été vérifiée «expérimentalement» jusqu'à présent, comme illustré sur la figure. Alors qu'en 97 le premier circuit d'intel, le 4004, comportait environ 2000 transistors, le processeur ItaniumTM en comporte aujourd'hui plus de SYNOPSIS. Pour la première fois depuis les débuts de la microélectronique, la course à l'intégration est sur le point de se heurter à des limites d'ordre physique et technologique que le transistor MOS «historique» sur silicium massif ne parviendra visiblement pas à surmonter au-delà de l'horizon Cet article passe en revue les problèmes liés à la réduction d'échelle du transistor MOS et les principales limitations inhérentes à l'architecture «bulk». Sont également présentés les phénomènes physiques clés qui régissent le fonctionnement des dispositifs les plus avancés, à une échelle d'intégration clairement décananométrique (phénomènes non-stationnaires, transport balistique, effet tunnel, fluctuations de paramètres).. Dans une deuxième partie, nous examinons plusieurs types d'architectures CMOS innovantes à l'état de l'art (transistor à canal de silicium contraint, transistor SOI, SON, double-grille, GAA, FinFET) susceptibles de prendre la relève du transistor MOS conventionnel au-delà du noeud technologique -45 nm. Quelques pistes exploratoires sont enfin présentées pour «l'après roadmap ".. For the first time from the beginning of microelectronics, the device scaling down could encounter serious physical and technological limits that the conventional bulk MOSFET probably will be not able to overcome beyond This paper review the problems related to the MOS transistor scaling and the intrinsic limitations associated to the bulk architecture. We present the key physical phenomena governing the operation of advanced devices, at the decananometric scale (nonstationary phenomena, ballistic transport, quantum effects, parameter fluctuations).. ln a second part, we examine different innovative MOS architectures at the state-of-the-art (MOS transistor with strained silicon channel, SOI and SON transistors, doublegate, GAA and FinFET architectures) which are candidate to replace the conventional bulk MOSFET beyond the 45 nm generation. Several exploratory solutions are finally presented for " the after roadmap ".

2 Doniiées Loi de Moore u 0 " 0 Piojectiotis ITRS 997 * ITRS 2002 (production de masse) o Io'A ITRS 2002 (début de pi-odtictioti) UJ Pc,,iiii,pi 4. en! * // : 7/! 'V ; 0! : : 486 3ô6 386 lo Pi-É? ieclioils p Projeclions 8 ( z 0*'. 40 (04 lo, - É,,,,, i. i Almée Figure. Illustration de la Loi de Moore au travers de l'évolution des processeurs de la firme Intel ". Les projections de l'international Technology Roadmap for Semiconductors (ITRS) de 997 et de 2002 sont également indiquées [2]. 200 millions, et les prochains microprocesseurs en contiendront plusieurs milliards d'ici à quelques années seulement. La règle initiale de Moore est tellement bien vérifiée depuis les débuts de la microélectronique qu'elle a eu, au fil des années, force de «loi» et qu'elle a fini par s'imposer comme une prédiction à caractère quasi déterministe. Cependant, pour la première fois depuis plus de quarante ans, la course à l'intégration est sur le point de se heurter à des limites d'ordre physique et technologique que le transistor MOS «historique» sur silicium massif (c/ Sect. 2) ne parviendra visiblement pas à surmonter au-delà de l'horizon [2]. Pour autant, la partie n'est pas perdue : les recherches actuelles en microélectronique explorent de nouvelles architectures de composants, solutions alternatives au transistor MOS conventionnel. Au prix d'innovations importantes dont certaines sont basées sur de véritables ruptures physiques ou technologiques, ces dispositifs du futur devraient permettre aux performances des circuits intégrés de «coller» aux projections de la loi de Moore durant les quinze à vingt prochaines années. Cet article se propose d'explorer plusieurs de ces architectures innovantes et de préciser les phénomènes physiques clés qui interviennent à cette échelle d'intégration mésoscopique. Auparavant, nous reviendrons sur les problèmes liés à la réduction d'échelle du transistor MOS et sur les limitations inhérentes à l'architecture conventionnelle sur silicium massif. 2. Les limitations actuelles du transistor MOS 2.. La réduction d'échelle du transistor MOS Comme nous venons de l'évoquer, toute l'évolution de la microélectronique, depuis ses débuts jusqu'à aujourd'hui, a été basée sur le principe de miniaturisation du transistor MOS sur silicium massif, dit transistor «bulk» (Fig. 2). Si y z Capncitc de rille x V ċ, Cr= siliciure oxyde Vi) e cetir grille è, R, source drain Ira,n m xs.u_ extension _ extension L i _ S source r.'., draindo/me " A',, 3 substiat Figure 2. Coupe schématique d'un transistor MOS actuel (architecture conventionnelle sur silicium massif). L est la longueur du canal de conduction sous la grille, NB est la concentration des dopants dans le canal, Cox est la capacité de l'oxyde de grille (par unité de surface), XS,D est la profondeur des Jonctions, l'on cherche à diminuer les dimensions d'un tel dispositif, la réduction des autres paramètres de la structure (y compris sa tension d'alimentation) doit alors obéir à des règles bien précises. Ces règles de réduction d'échelle, formalisées dans les années 970 et 980 [3, 4, ont été le fil conducteur des différentes générations technologiques qui se sont succédées depuis les premiers transistors de longueur de grille L = 0 im jusqu'aux transistors actuels L 0, pm. Elles prévoient par exemple que la concentration NB en atomes dopants dans le canal du transistor doit augmenter lorsque la longueur de grille diminue afin que les jonctions source/substrat et drain/substrat soient maintenues découplées électrostatiquement en volume. Il en est de même pour la capacité grille-canal qui doit augmenter si l'on veut que la grille puisse continuer à moduler efficacement le potentiel dans le canal. Pour les générations les plus avancées de transistors, c'est-à-dire pour des longueurs de canal sub-o,l IJ.m, la concentration requise en atomes dopants devient si forte (NB > 0 9 cm--3) qu'elle dégrade sérieusement la mobilité des porteurs et donc le courant I,,, du transistor. Dans le second cas, augmenter la capacité grille-canal revient à diminuer l'épaisseur de l'oxyde de grille tox et donc à considérer des couches de silice amorphe (Si02) de moins de 2 nm d'épaisseur, ce qui entraîne des courants de fuites consécutifs au passage des porteurs par effet tunnel entre la grille et le substrat. On le voit à travers ces deux exemples simples, les règles de réduction d'échelle risquent d'atteindre rapidement leur limite d'applicabilité pour les dispositifs «bulk» les plus avancés. En clair, l'architecture sur silicium massif ne permettra pas de contenir, au-delà d'un certain seuil d'intégration, les effets électrostatiques bi-dimensionnels et certains effets quantiques (c/ Sect. 2.2) néfastes à l'effet de champ vertical induit par la grille. Bien sûr, certaines solutions existent ou sont en cours d'exploration, telles le remplacement du Si02 par des diélectriques à forte permittivité, les matériaux «high-k» [5]. Leur introduction devrait permettre de maintenir une épaisseur N'8 Sepcembre 2003

3 Année de production Génération technologique (nm) Longueur de grille (mn) Epaisseur d'oxyde EOT (nm) 0,9-,4 0,6-,3 0,7-,2 0,6-, 0,5-0,8 0,4-0,6 0,4-0,5 ProfondeurdesjonctionsxS,D (nm) Dopage de canal (cm-3), >< 09,4 x 09,6 x 09 2,3 < 09 5 x 09 l@3 x () 20 5, 020 Tension d'alimentation VDD (V) 0,9 0,9 0,7 0,6 0,5 0,4 I,,, (ta/tin) loff (na/pm) 0'l 0,3 0, Tableau J, Principaux pnramètres des dispositifs CMOS htiiites perfoi-iiitiiices définis par 'liitei-iiational Techiiology Roadnicipfor Seiiiicoidiictot-s (ITRS) ('r,.,.,.. l'roc% 2002 Ill [2] physique des couches supérieure à 2 nm (minimisant ainsi les fuites de grille par conduction tunnel) tout en diminuant l'épaisseur électrique équivalente à celle d'une couche de Si02 (Equivalent Oxide Thickness ou EOT), cette marge de manoeuvre étant rendue possible grâce à un gain significatif sur la constante diélectrique (les matériaux high-k actuellement envisagés ont une constante comprise entre 20 et 50, soit un gain de -5 à 3 par rapport à Si02 de constante 3.9). Le tableau résume les valeurs de différents paramètres clés du transistor (cf Fig. et encadré ) pour les générations les plus avancées de dispositifs «hautes performances», telles que spécifiées par l'international Technology Roadmap for Semiconductors (ITRS) 2002 [2]. Ces valeurs illustrent les difficultés technologiques croissantes de réalisation, notamment en terme de photolithographie et de gravure de grille (pour l'obtention de géométries décananométriques), de profondeur des jonctions, de dopage du canal ou encore d'épaisseur équivalente de l'isolant de grille. La figure 3 représente, dans l'espace les spécifications de l'itrs 2002 pour ces mêmes dispositifs «hautes performances» et pour les transistors «faible puissance», Dans le premier cas, on recherche un courant I,,, le plus élevé possible au détriment du courant de fuite loti pour maximiser la vitesse des circuits ; dans le second cas, un courant I beaucoup plus faible est privilégié de façon à réduire la consommation statique des circuits. Nous verrons par la suite où se situent les nouvelles architectures CMOS dans cet espace par rapport aux meilleurs dispositifs «bulk» actuels Des phénomènes physiques émergeants Hormis les effets parasites «classiques» liés à la réduction des dimensions des dispositifs (encadré ), le fonctionnement des dispositifs MOS ultimes s'éloigne considérablement de celui des transistors à canal «long» ou «court» usqu'à L ; : t 0,2 im) car de nombreux phénomènes physiques, jusqu'alors sans influence particulière sur le comportement électrique des transistors, ne peuvent plus être ignorés. La figure 4 illustre schématiquement l'ordre d'apparition de ces phénomènes au fur et à mesure de la réduction des dimensions des composants. Nous passons brièvement en JO' Spécifications de l'itrs 2002 JOI -_-Dispusitifs " hautesperfomlanccs " Dispositifs " faible puissnnce " 4- IQ lo " i0 Gir n» n-/a r=? nrn 80 ; nrn ;- 0] Io, tvo// id! O {)/IIII : t "/ / FinFct 2S nm IV 8. Û ;_ ". 30,... l3ill) III! T53/ TS'\ ('IIUHtO_', ('ll67) LI'U) n - ) 0-32 A22nm nm V ) o 6 4 meilleur résultat 90 nm /) actuel ( ) I Io'3) L () CLIITelit ) Figure 3. Espace IOIl-loffdans lequel sont reportées les slécijïcations de l'itrs [2] pour les dispositifs «hautes per,foi-iiiances» et «Jàible puissance». Le ineilleut-poini actuel relevé dans la littérature récente (IEDM 2002) et concernant nue architecture innovaiite (FitiFet 25 niii, VDD également indiqué, = V) est revue les phénomènes dont l'impact sur les caractéristiques électriques des transistors est le plus important Transport non-stationnaire Schématiquement, on peut considérer qu'au-dessus de -0,2 im, le transport des porteurs de charge (électrons ou trous) est classique, c'est-à-dire correctement décrit par le modèle de «dérive-diffusion» (DD) dans lequel la densité de courant comprend une composante de conduction (les porteurs sont entraînés par le champ électrique) et une composante de diffusion (les porteurs diffusent sous l'influence d'un gradient de concentration). En dessous de -0,2 im, le transport électronique commence à s'éloigner qualitativement de ce transport classique car la vitesse des porteurs ne dépend plus directement du champ électrique local mais de leur énergie [6]. L'approche classique s'avère donc incapable d'expliquer, par exemple, le mécanisme de diffusion des porteurs dû à un gradient de température électronique. Spr.b,, 2003

4 log (l,) L = 0 iim, (canal ultra-coult) ult-c () UII) VI=VD canai (-oiii-t idéal... VD=O-'V. DIB L- Satiiratio [i (le la % ites%e SAlr.IU (tt.7 \ItIS\t...VL) =VDD dps POrtCni'S 0 + i éduction V,-O. de la v des porteug's.,ysce long) (canal cal7a coiii- i-éel j j u I : DIBL.+mutlulatiun : : rçag./ " ; ; SI (lifim longucurcunal /'/ " a C..u,,\rm.. : m.qu. y y y V'l 0 VDD V, V, Vc Vn DD Energie potentielle V. des électrons SCE SCE t'rmnïoniquc SCE DIBL Bande L SCE s DIBL (caiial long) Bi,.d d D... D s,/ L- (- t ÎVD-= VDD...i V,,=O. V RSCE 'V V, (caiieil long) (caiial iill-a-coiii-t) L x L (nm) a) Caractéristiques schématiques (V,) d'un transistor MOS à canal long (L = 0 Ilm) et à canal ultra-court (L = 0 nm) sous faible et forte polarisations de drain. Les décalages des courbes sont respectivement dus aux effets de canal court (SCE = Short Channel Effects) et à l'abaissement de la barrière source-canal-drain par la polarisation du drain (DIBL = Drain Induced Barrier Lowering). Vr est la tension de seuil, S la pente sous le seuil, loffle courant de fuite sous polarisation de grille nulle. b) Caractéristiques schématiques ID (VD) d'un transistor MOS à canal court idéal et réel. I «n représente le courant du transistor pour Vg = VD = V,, tension d'alimentation du circuit. Les différents effets parasites qui interviennent dans le cas d'un dispositif non-idéal sont également représentés. c) Profils schématiques de la barrière de potentiel source-canal-drain dans un transitor à canal long et à canal ultra-court. Pour cette deuxième géométrie, l'abaissement de barrière sous polarisation de drain nulle correspond à l'effet SCE, la diminution supplémentaire sous tension de drain non nulle conduisant à l'effet DIBL. d) Variations schématiques de la tension de seuil d'un transistor en fonction de la longueur de canal. L'augmentation de Vr est due à l'effet RSCE (Reverse Short Channel Effect [6]), la diminution de cette même tension de seuil aux effets SCE et DIBL suivant que cette tension est extraite à faible ou fort VD. Encadré. Caractéristiques électriques du transistor MOS à canal long et à canal court (adapté d'après T. Skotnicki et F. Boeuf [6). De plus, lorsqu'un porteur est injecté depuis la source dans le canal d'un transistor, un effet de survitesse des porteurs peut apparaître dû à un «déphasage» transitoire entre l'énergie et le champ électrique. Ceci est illustré sur la figure 4a dans le cas d'un transistor de longueur de grille 0, pm pour lequel un pic de survitesse (courbe «EB») apparaît à l'extrémité du canal, au niveau du drain. Ces phénomènes non-stationnaires sont présents dans tous les dispositifs mais leur impact sur les caractéristiques de sortie ne devient significatif que pour des dispositifs de l'ordre de 0, tm et en-deçà [7], comme représenté sur la figure 4d (courbes EB) Effets quantiques de confinement L'introduction d'isolants de grille de plus en plus minces et des niveaux de dopage de plus en plus élevés dans le canal des transistors sub-0,2! lm a pour conséquence l'augmentation du champ électrique à l'interface oxyde/canal. Ceci se traduit par une courbure accentuée des bandes d'énergie en régime d'accumulation ou d'inversion qui induit le confinement des porteurs de charge à l'interface dans un puits de potentiel de plus en plus étroit. Les électrons (resp. les trous) ne se comportent donc plus comme un gaz 3D occupant un continuum d'états dans le bande de conduction (resp. de valence) mais plutôt comme un gaz 2D, leur énergie étant quantifiée, ce qui se traduit par l'apparition de niveaux d'énergie discrets dans le puits de potentiel (Fig. 4a) [8]. La distribution spatiale des porteurs de charge libres résultant de ce confinement quantique est très différente de celle obtenue par la théorie classique. En particulier, le barycentre de la couche d'inversion n'est plus N'8

5 30 Quantique,,ant'q b H) ILM Transport classique E, Classique ss,qu.2.. Dom e Canal= E Xlol2 2 CM-2 M 2 Poly-déplétion de grille 2 C E, E F 0L,=0.5pm G,-ille N- t,,=3nm Effets quantiques D VD=50mV I) om anal=.v o. na Ev 3xlo gm... Tension de grille V (V) 2,5 e Z EB =O.lpm E VD=.3V 9 Transport il 2 E B Z400 - DD ; V,3V Fluctuations de dopants x.5 0.2pm 300 p açp DD od pm V,=.3V d 0! 0.'02 0.'04 0.'06 0.' o - DistanCe (Nm) Tension de drain Vo (V) L -20nm E 5nm 6nm 8nm 20 nm i Transport balistique lonm tunnel Eff t a < 0-' Effets quantiques 2D Ï * - -E 0- Onm o.i ue b f a) io 20nm 6n É lpw 5nm '* m Emis Emission therrrbdfonique 0 L) e io + Effet tunnel -0.5 M7 Echelle io- io sion thernioionique d'intégration Tension de grille Vs (V) Figure 4. Illustration des principaux effets physiques susceptibles d'apparaître aufur et à mesure que l'intégration des dispositifs est poussée vers les dimensions nanométriques (cf texte pour les explications). localisé à l'interface oxyde/canal (comme dans le cas classique) mais il se déplace en profondeur dans le substrat d'environ - nm (dû à l'annulation des fonctions d'ondes des porteurs dans la zone interfaciale). De plus, la charge d'inversion totale (Le. intégrée sur tout le semiconducteur) est plus faible que dans le cas classique en raison du nombre réduit de niveaux d'énergie peuplés et d'une densité d'états bidimensionnelle. Au final, l'impact de ce confinement quantique sur les propriétés électriques des dispositifs est d'autant plus significatif que l'on considère des transistors des générations technologiques les plus avancées. Parmi les effets importants, citons la diminution de la capacité de grille [9] et de la transconductance [0] ou encore l'augmentation de la tension de seuil [] (Fig. 4b). Nous reviendrons, en section 3, sur l'influence de ces effets quantiques sur les performances des dispositifs innovants Fluctuations des paramètres à l'échelle nanométrique Si l'on continue à diminuer la longueur caractéristique des composants en dessous de - 00 nin, le caractère «granulaire» des charges électriques fixes présentes dans la structure se fait alors ressentir. C'est le cas par exemple pour les impuretés dopantes présentes dans le canal d'un transistor [2] ou encore pour les charges fixes piégées dans l'isolant de grille [3]. Leur nombre devenant très faible même à fortes concentrations (car les volumes de matière mis en jeu sont extrêmement réduits), les fluctuations aléatoires du nombre et de la position de ces charges influencent de façon significative le fonctionnement du dispositif. À cette échelle d'intégration, le problème revient donc à maîtriser parfaitement le nombre (éventuellement la répartition) des dopants et à éviter la présence de charges parasites dans l'isolant de grille (ceci reste un problème ouvert pour les matériaux high-k actuels [3]). Sans cette maîtrise des matériaux au niveau quasi atomique, le risque de fabriquer des circuits défaillants où chaque transistor aurait, par exemple, une tension de seuil différente induite par de telles fluctuations de charge est bien réel. Par ailleurs, d'autres fluctuations, d'ordre géométrique cette fois, peuvent affecter le dispositif lui-même, telle la rugosité d'interface à l'échelle atomique, ou encore les variations d'épaisseur du film de silicium mince au sein duquel a lieu le transport des charges (c/ Sect. 3).

6 Dossier L'ÉLECTRONIQUE NANOMÉTRIQUE --,C, " ll Ilc SuMOmt SiGe rataaé 's dnin L C_i d i 50 n. c -2 nm Gate - Oxide! demjjjjjes.jjjjjj.aa' isi isi a) Transistorsurst sur silicium! iciumco contraint!) ttait Nm! m) M) M) M! M) MM J I u, >x,yp'ra i'., i L -i soure, snuc. '' Il --- -,- ë d,,, -.yd L SILICCN SIIICON BACK gacktate GATE NITRIDE CNANNEL CNANNEI. POLY pply. 0 0 rcn ` d)'l'ransistor Double-Grille (Double-Gate) d,.i - - ; l gnue// 'RONT P DLIK 4e0 IN Mono-Si conduction channel -,dccnlcnc' bstran b) Transistor b) Transistor SOI (Silicon-On-Insulatol') " : z e)'l'ransistor CAA (Gatc-All-Around) sottom BWmGate. /grllé i II a wdeemcrre drain 4rn. 98nm f... L r...- c) Transistor SON' (Silicon-On-Notbing) yn, " a lx, 5 r., x^ ti ) Transistor FinFET eox Figure 5. Principales architectures CMOs innovantes actuellement proposées pour remplacer l'architecture «bulk» conventionnelle au-delà de Les illustrations photographiques correspondent à des réalisations à l'état de l'art publiées dans la littérature ces derniers 8 mois : a) d'après S. Thompson et al. (Intel) [29] ; b) d'après B. Doris et al. (IBM) [23] ; c) d'après S. Monfray et al. [25 ; d) d'après K. W. Guarini et al. (IBM) [30] ; e) d'après S. Monfray et al. (ST) [3] ; f) d'après J. Kedzierski et al. (IBM) [32] Transports balistique et tunnel En dessous de quelques dizaines de nanomètres de longueur de grille, la distance entre la source et le drain devient comparable au libre parcours moyen des porteurs, qui passent ainsi d'un réservoir à l'autre sans subir de collisions avec le réseau. Le transport est alors qualifié de «balistique» [6]. D'un point de vue énergétique, les électrons de la bande de conduction qui ont une énergie suffisante passent pardessus la barrière de potentiel source-canal-drain par émission thermoïonique avant de thermaliser dans le réservoir de drain. Comme nous l'avons vu précédemment, la présence d'effets quantiques est susceptible de modifier la structure de la bande de conduction et donc à la fois le profil de cette barrière de potentiel et la quantité de porteurs disponible dans les réservoirs. Néanmoins, ce mode de transport reste, avec ou sans effets quantiques, bénéfique car l'absence d'interactions électron-réseau a pour conséquence l'augmentation importante du courant I,,, dans ces dispositifs balistiques [4]. Finalement, vers les longueurs de grille ultimes de quelques nanomètres seulement, la barrière de potentiel source-canal-drain devient tellement peu épaisse (Fig. 4e) que les porteurs peuvent directement passer par effet tunnel de la source au drain, même sous faible polarisation de grille et/ou de drain [5]. On touche là à une des limites physiques les plus fondamentales, puisque cet effet tunnel parasite est susceptible d'affecter la caractéristique sous le seuil et donc le courant Iff des dispositifs ultimes de la microélectronique (Fig. 4f), qu'elle que soit d'ailleurs l'architecture envisagée, comme discuté dans la suite du texte. 3. Nouvelles architectures de transistor Les problèmes relatifs au transistor MOS «bulk» étant maintenant bien identifiês, nous pensons qu'il sera extrêmement difficile pour ce dispositif de remplir les spécifications de l'itrs au-delà de l'horizon , date correspondant au noeud technologique 45 nm [2]. Sans chercher à spéculer sur la «survie» de ce dispositif après cette date, on peut raisonnablement penser que sa co-intégration avec des dispositifs innovants lui permettra d'être encore présent dans certains blocs de circuits après cette date. Toutefois, pour les applications spécifiques «hautes performances» ou «basse puissance», le choix de nouvelles architectures, mieux adaptées aux basses dimensionnalités et garantissant certaines performances-clés, devrait être, à terme, inévitable. Dans cette section, nous passons en revue quelques architectures CMOS innovantes susceptibles de prendre la relève du transistor MOS conventionnel. Les solutions plus futuristes, basées sur des nouveaux concepts de composants, seront examinées dans la dernière section. Une remarque préalable à cet inventaire : la recherche de solutions technologiques pour continuer la roadmap audelà des limites prévisibles du transistor MOS a donné lieu, ces dix dernières années, à profusion de travaux et à la réalisation de nombreux prototypes. La galerie actuelle des principales architectures innovantes (Fig. 5) n'est pas sans rappeler, dans un tout autre domaine, le Schiste de Burgessi. Dans le cas présent, seul survivront les «espèces» offrant le meilleur compromis coût/performances, la sélection n'étant pas forcément guidée par les performances pures des W8 Seprembre 2003

7 Les architectures innovantes sur silicium mince dispositifs ou l'élégance technologique des solutions proposées mais bien par la rentabilité économique chère aux marchés financiers. Ces considérations «économiques» ne sont pas à négliger dans la réflexion actuelle sur les développements futurs de la microélectronique. Elles pourraient même devenir un facteur limitant essentiel si l'on en croît les prévisions d'investissement nécessaires à l'industrialisation des futures générations technologiques. 3.. Transistors à canal de silicium contraint Une façon d'améliorer les performances du transistor MOS est d'introduire un matériau à haute mobilité au niveau du canal de la structure (Fig. 5a et photo), de façon à augmenter notamment le courant I,,,. On peut donc soit changer la nature du semiconducteur dans la zone de transport (des canaux silicium-germanium ou silicium-carbone sont envisagés), soit utiliser un film de silicium contraint mécaniquement, ce qui présente l'avantage de conserver l'interface Si/Si02'La mise sous contrainte du film de silicium actif est obtenue en faisant croître celui-ci par épitaxie sur un substrat de silicium-germanium (Sil-xGex) relaxé. La différence de maille entre ces deux matériaux induit une contrainte bi-axiale en tension dans le film de silicium, ce qui a pour principal effet de lever des dégénérescences dans la bande de conduction (vallées A) et dans la bande de valence (trous lourds). Ce «splitting» des niveaux d'énergie a pour conséquence une diminution des probabilités d'interaction entre les porteurs (électrons et trous) et les phonons intervallées. Dans le cas des électrons, il implique également une occupation préférentielle des deux vallées transverses de masse effective la plus faible (-0,9 x o). La combinaison de ces deux effets explique donc les résultats expérimentaux (confirmés par des prédictions théoriques) qui ont mis en évidence une augmentation de la mobilité des électrons jusqu'à 80 % par rapport au silicium massif [7]. La situation est plus compliquée pour les trous, due à une structure de la bande de valence complexe et au fait que le «splitting» des niveaux d'énergie est moins marqué. Par ailleurs, l'application d'une contrainte fait varier les masses effectives des trous de façon différente, suivant que l'on considère des trous légers et des trous lourds. Enfin, l'hétérostructure Si/SiGe présente un offset de bandes défavorable au confinement des trous dans le film de silicium contraint, contrairement au cas des électrons bien localisés dans le puits de potentiel associé à la couche contrainte. Au final, toutes ces raisons font que le bénéfice du silicium contraint pour les transistors à canal p est plus délicat à obtenir d'un point de vue technologique [8]. Toutefois, les meilleures données actuelles dans la littérature font état d'une amélioration de la mobilité effective des trous de plus d'un facteur 2 par rapport au silicium massif [9]. Schiste de Burgess : site fossilifère des Rocheuses canadiennes rassemblant une saisissante diversité de créatures qui sont apparus lors de l'explosion cambrienne, un big-bang biologique qui a débuté il y a environ 600 millions d'années. L'immense majorité des ces créatures a aujourd'hui disparu, après un long processus d'évolution et de sélection. Au niveau des réalisations industrielles, la firme Intel a annoncé pour fin 2003 la mise en production de circuits à base de silicium contraint correspondant au noeud technologique 90 nm. Pour les noeuds technologiques plus avancés, l'utilisation de silicium contraint sur isolant (SSOI ou Strained Silicon-On-Insulator), combinant l'apport d'une couche contrainte avec les avantages de la technologie SOI (c/ cidessous), est envisagée. De nombreux travaux actuels portent sur la mise au point de procédés de fabrication de wafers SSOI et plusieurs industriels, tels IBM, envisageraient d'utiliser une telle technologie dès le noeud 65 nm à l'horizon 2005 [20] Transistors SOI (Silicon-On-Insulator) sur film mince Ce type d'architecture est caractérisé par deux paramètres supplémentaires par rapport aux transistors conventionnels : l'épaisseur du film de silicium (f ;) sur lequel est intégrée la région active du dispositif et l'épaisseur de la couche d'oxyde (teox) sous-jacente au film de silicium, dit «oxyde enterré» (cf Fig. 5b). Suivant l'épaisseur du film de silicium, on parle de dispositifs «partiellement désertés» (Partially- Depleted SOI) ou «totalement désertés» (Fully-Depleted SOI), ce dernier cas correspondant à une épaisseur tsi suffisamment faible pour que le film de silicium soit déserté sur toute son épaisseur. Pour les dispositifs de taille décananométrique appelés à prendre la relève du transistor MOS «bulk», la maîtrise des effets de canaux courts à de telles longueurs de grille nécessite une réduction importante des épaisseurs tsi et tbox. Il s'agit en effet que l'électrode de grille puisse contrôler efficacement le canal de conduction dans tout le volume du silicium et que le couplage électrostatique entre les extensions des zones de source et de drain soit limité au maximum. L'épaisseur de la couche d'oxyde enterré est un paramètre important dans la répartition bidimensionnelle des lignes du champ électrique dans la structure [2] ; la tendance actuelle est donc à la réduction de tbox et au développement de nouveaux substrats SOI à oxyde enterré «minces», de quelques dizaines de nanomètres d'épaisseur seulement [22]. La photo de la figure 5b montre un dispositif SOI de longueur de grille de 38 nm réalisé sur un film de silicium aminci de 7 nm (dans ces travaux récents [23], des transistors jusqu'à une longueur de canal «record» de 6 nm ont été réalisés). Les avantages de ce type d'architecture SOI sur film de silicium très mince (totalement déserté) par rapport au transistor «bulk» sont nombreux [2]. Parmi eux, citons l'obtention de jonctions ultra-minces (dont l'épaisseur est égale à l'épaisseur du film de silicium, ce qui implique un gain sur la pente sous le seuil) permettant un excellent contrôle des effets de canaux courts sans avoir recours à des dopages de canal élevés (gain sur la mobilité et sur le courant I,,,, réduction voire suppression des effets parasités liés aux fluctuations de dopants), l'isolation électrique des jonctions avec le substrat de silicium sous-jacent (fuites supprimées) et la réduction importante des capacités de ces mêmes jonctions

8 due à la présence de l'oxyde enterré (dispositifs plus rapides). Cependant, les difficultés technologiques à surmonter pour la fabrication de composants SOI sur film mince sont encore très sérieuses et ce type d'architecture possède quelques désavantages, tels que l'augmentation des résistances séries d'accès au canal (des extensions très dopées sont nécessaires), une sensibilité accrue aux fluctuations technologiques (la profondeur de déplétion est fixée par l'épaisseur du film mince qui peut varier sur un même wafer ou d'un wafer à l'autre, induisant des fluctuations de tension de seuil par exemple) ou encore la nécessité d'utiliser de nouveaux matériaux de grille pour ajuster, via le travail de sortie de cette électrode de grille, la tension de seuil de ces transistors étant naturellement faible en raison d'une charge de déplétion réduite. À noter enfin que les effets quantiques de confinement sont importants dans ce type de dispositifs en raison de l'épaisseur réduite du film de silicium. Les porteurs du canal se trouvent confinés dans un puits de potentiel oxyde/si/oxyde qui a pour effet de quantifier leur énergie et de réduire de façon importante la charge d'inversion (seuls les premiers niveaux de plus faible énergie sont peuplés). Il en résulte une augmentation de la tension de seuil du transistor lorsque ts ; diminue. Quoi qu'il en soit, les dispositifs SOI présentent globalement des performances 20 à 35 % meilleures que les transistors «bulk» pour la génération 0, 3 im actuellement en production de masse [23]. Le gain devrait augmenter encore pour les générations sub-0, u.m et suivantes. C'est la raison pour laquelle le développement industriel de cette technologie devrait s'accentuer dans les années qui viennent, notamment pour la production de microprocesseurs et autres circuits hautes performances, circuits radio-fréquence, mémoires DRAM embarquées ou encore circuits faible tension/basse puissance dans le domaine des applications portables Transistors SON (Silicon-On-Nothing) La technologie SON peut se concevoir comme une sorte de technologie SOI «localisée» (c/ Fig. 5c et photo). Le terme «SON» fait référence à une étape particulière du procédé de fabrication durant laquelle le canal de conduction en silicium, reliant les régions de source et drain, est suspendu au-dessus de la zone active [2]. Ce «vide» est ensuite rempli avec un diélectrique qui isole ainsi le canal du substrat sous-jacent. D'un point de vue de son fonctionnement électrique, le transistor SON est un dispositif SOI complètement déserté, dont le canal de conduction a une épaisseur typiquement inférieure à 20 nm. Par conséquent, cette architecture offre tous les avantages des transistors SOI complètement désertés, énumérés précédemment, et, en même temps, la possibilité d'une intégration technologique proche de celle des transistors conventionnels. De plus, l'architecture SON offre quelques avantages spécifiques, dus au procédé de fabrication : le canal de conduction ainsi que l'oxyde enterré (préalablement une couche de SiGe gravée ensuite sélectivement par rapport au silicium pour former le «vide» que nous avons évoqué plus haut) sont définis par épitaxie et sont donc très bien contrôlés en terme d'épaisseur et d'uniformité. Les zones de source et drain réépitaxiées sont en parfaite continuité cristalline avec le canal de silicium et restent en contact avec le substrat de silicium, ce qui élimine les problèmes liés à la siliciuration des films minces et permet l'évacuation de la chaleur depuis le canal vers le substrat (limitation du problème d'auto-échauffement propre aux dispositifs SOI sur oxyde enterré épais). Autre avantage de la filière SON : le procédé de fabrication est celui d'une filière CMOS standard (avec quelques étapes spécifiques) permettant ainsi une co-intégration de transistors MOS conventionnels et des transistors SON sur une même puce. À l'heure actuelle, les meilleurs dispositifs SON [2, 25] montrent un gain en courant de l'ordre de 25 à 30 % par rapport aux transistors «bulk» et des effets de canaux courts fortement réduits (le DIBL est par exemple réduit d'un facteur -4 pour des transistors 80 nm). Des circuits prototypes SON ou co-intégrés bulk-son devraient prochainement voir le jour pour permettre d'évaluer expérimentalement le gain de cette technologie au niveau des performances statiques et dynamiques de circuits réels. L'utilisation de la technologie SON en production pourrait être envisagée préférentiellement les noeuds technologiques 65 nm et 45 nm Transistors Double-Grille, GAA (Gate-AII-Around) et FinFET pour Ces dispositifs sont considérés comme parmi les architectures innovantes les plus prometteuses pour les générations technologiques les plus intégrées, typiquement au-delà du noeud 45 nm. Schématiquement, un transistor doublegrille (Fig. 5d et photo) est équivalent à une structure SOI dans laquelle l'oxyde de grille et l'oxyde enterré ont la même épaisseur, les grilles avant et arrière étant connectées ensemble. La conduction a donc lieu aux deux interfaces oxyde/silicium pour les dispositifs épais (film de silicium > 5 nm). Pour les films très minces (4-0 nm) et peu dopés, la couche d'inversion s'étend sur tout le volume du film (totalement déserté). Compte-tenu des effets quantiques de confinement, ceci conduit à une conduction de type volumique par opposition à la conduction de type interfaciale évoquée plus haut : le maximum de la densité de porteurs se situe au milieu du film et non aux interfaces. Il en résulte un augmentation du courant I,,, puisque le transport des charges est beaucoup moins affecté par les effets de rugosité d'interface qui dégradent la mobilité des porteurs. D'un point de vue purement électrostatique, le transistor MOS double-grille est plus robuste que le transistor MOS sur SOI à une simple grille (Single-Gate SOI) puisque la double-grille, fortement couplée au canal, contrôle simultanément le potentiel de surface aux deux interfaces du film de silicium : les effets de canaux courts (SCE et DIBL) sont nettement réduits en même temps que la transconductance augmente. Il faut noter enfin que dans une telle architecture double-grille, la charge totale d'inversion est très légèrement N'8

9 supérieure à deux fois la charge d'inversion dans un transistor SOI à une seule grille, ce qui permet de gagner un facteur deux dans la miniaturisation. Un autre avantage décisif de ces dispositifs double-grille vient du caractère symétrique de la distribution du potentiel électrostatique qui induit un champ électrique nul au milieu du film : cette particularité contribue à augmenter encore la mobilité car les collisions avec les phonons acoustiques (et la rugosité d'interface) dépendent directement du champ électrique vertical (perpendiculaire aux interfaces). Finalement, l'excellent contrôle des effets de canaux courts permet d'utiliser pour cette architecture des canaux moins dopés (voire intrinsèques) ce qui induit, en plus d'une augmentation de la mobilité, une réduction drastique des phénomènes parasites liés aux fluctuations de dopants et, simultanément, une augmentation de la probabilité de transport balistique dans le cas des canaux les plus courts (typiquement < 20 nm). Le fonctionnement du transistor double-grille en mode balistique est actuellement étudié de manière intensive, sur le plan théorique, de façon à anticiper les performances de circuits futurs à base de ces dispositifs [4, 5, 26, 27]. Des courants I,, supérieurs à 500 ta/im sont ainsi attendus pour des longueurs de grille de l'ordre de 0-20 nm, ce qui laisse présager que cette spécification de l'itrs pour les noeuds technologiques les plus avancés pourra être garantie (Fig. 3). Comme relevé en section 2.2, l'un des problèmes majeurs restera le courant/ de ces structures (et la dégradation de la pente sous le seuil), largement dominé par le passage des porteurs par effet tunnel direct à travers la barrière de potentiel source-canal-drain [5, 28]. Il est fort vraisemblable qu'un compromis entre ces courants il,,, ilff et la tension de seuil devra être adopté, suivant l'application «hautes performances» ou «basse consommation» visée. Pour finir cet inventaire des architectures innovantes actuelles, notons que de nombreuses variantes de la configuration double-grille ont été proposées ces dernières années dans la littérature. Ces structures «multi-grilles» adoptent un principe équivalent du contrôle électrostatique du canal par un empilement de grille entourant plus ou moins complètement le film de silicium mince. On vient de le voir, lorsque la grille est présente sur deux des quatre côtés du film, on parle d'architecture «double-grille». Lorsque la grille fait totalement le tour du film, on parle de transistor GAA ou «Gate-All-Around» (Fig. 5e et photo). Enfin, pour des configurations intermédiaires, c'est-à-dire pour une grille présente sur trois des quatre interfaces, plusieurs appellations ont été proposées : FinFET (Fig. 5f et photo), Q-FET... Dans ces configurations GAA ou Fin- FET, le contrôle électrostatique du film est encore amélioré, ce qui permet de gagner jusqu'à 50 % (cas des composants GAA) au niveau de la réduction des dimensions par rapport à un transistor double-grille classique. De plus, ce contrôle extrême du canal permet de relâcher les épaisseurs critiques du film et de l'oxyde, pour une longueur de canal donnée. Afin d'illustrer la potentialité de ces structures, la figure 3 présente le meilleur point actuel I,,,-Iff mesuré sur une structure FinFET de 25 nm de longueur de grille et alimentée sous VDD = V. La position de ce point montre clairement qu'au niveau «architecture de dispositif» et indépendamment du coût de la technologie, des solutions existent dès à présent pour remplir, avec une marge confortable, les spécifications de l'itrs jusqu'au noeud 22 nm au moins. 4. Conclusion. Et après? Comme nous venons de le voir à travers cette revue des différentes architectures innovantes, il est quasiment sûr aujourd'hui que des solutions CMOS existeront jusqu'à l'horizon -206, voire au-delà, pour continuer la course à l'intégration des circuits. Bien entendu, la discussion porte uniquement ici sur les performances électriques (intrinsèques) des architectures, en dehors de toute autre considération (fiabilité des matériaux et des composants, problème des interconnexions, sensibilité de ces nanodispositifs à l'environnement radiatif terrestre, coûts de fabrication...). Sur un plan purement fonctionnel, la question de «l'après ITRS» (actuelle) est double : i) quel niveau d'intégration «ultime» peut-on atteindre avec des solutions de type CMOS? ii) quelles solutions réellement alternatives peuton espérer pour la suite? Tenter de répondre, même brièvement à ces deux questions, dépasse largement le cadre de cet article. Toutefois, nous donnons, en guise de perspective, deux exemples, l'un théorique, l'autre expérimental, qui illustrent quelques travaux récents situés en fin de «roadmap», au confluent de la micro et de la nanoélectronique. Le premier exemple aborde une question souvent posée : «jusqu'à quelle limite peut-on espérer réduire les dimensions d'un transistor tout en conservant un effet transistor acceptable?». Si l'on s'en tient au transport horizontal dans la structure (axe source-canal-drain), deux dimensions caractéristiques sont à prendre en compte : la section du canal de conduction et sa longueur. Pour la première dimension, la limite ultime est facilement identifiable : il s'agit d'un seul atome de silicium! Nous avons donc récemment simulé, à l'échelle atomique, un nanotransistor double-grille dont le canal de conduction est constitué d'une chaîne d'atomes de silicium (Fig. 6) [33]. Les caractéristiques ID D (V G) montrent clairement que pour ce dispositif à canal de conduction quantique unique (au sens de Landauer [34]), la physique du transistor MOS est encore bien présente à l'échelle atomique. En clair, l'effet de champ permet de contrôler le transport des porteurs à travers la chaîne, décrit ici comme un mécanisme purement balistique. Pour la deuxième dimension, il semble en revanche qu'en dessous de 8-0 nanomètres de longueur de canal, l'effet devienne véritablement sérieusement la caractéristique tunnel un problème majeur qui dégrade sous le seuil du transistor (pente sous le seuil, courant Iff). Ceci est illustré sur la courbe de la figure 6 qui montre les contributions respectives du courant tunnel direct (à travers la barrière) et du courant thermoïonique (au-dessus de la barrière) pour un dispositif de 6 nm de longueur de canal. On voit donc à travers cet exemple que le paramètre critique est effectivement la 2003

10 (a) Gate Gate oxide (AI or Ti) CNT lligli-k,eot0.6rim, " D Y -C LS SIO, source MI Drain MI Hih-K,EÔT -'0.6 nm *,. DRAIN (b) -5.0 ' '''!'!!''i)'!! J 0-5- io- > ", vds = 0.2 V EOT = 0.6 nm L= 6 nm om V -4.0 vgs - Vt. 0 " - v V. (r7 o' ". *'B o.e 0.0 o.& o.o o.e- -0.7v vgs m 0.5V ' "- ;.045 ṿ... "... : : : : : : : :. io- 8 Total current ---Therm! oniccurrent v -0. v Tunneling current ao VG (V) Vds IV] Figure 6. Représentation schématique d'un transistor doublegrille «ultime» dont le canal de conduction est constitué d'une seule chaîne d'atomes de silicium et caractéristiques théoriques ID (VG) de la structure calculées en utilisant le formalisme des fonctions de Green dans l'approximation des liaisons fortes. La dégradation de la pente sous le seuil par le courant tunnel entre source et drain est nettenient visible. D'après Bescond et al. [33. Figure 7. a) Vue schématique en coupe d'un transistor à nanotube de carbone (CNFET). b) Caractéristiques IdVD) expérimentales d'un CNFETÀ canalp de longueur de grille 260 mn (grille en titane, ox,de de grille de 5 nm). Encadré : caractéristique ID (Vc,) du même transistor sous VD = 0,6 V. D'après S. J. Wind et al. [35. distance séparant les réservoirs de source et de drain, ou plus exactement la transparence tunnel de la barrière source-canal-drain (et sa dépendance avec la tension de grille). Des travaux théoriques et expérimentaux portant sur l'ingénierie de cette barrière pourraient donc constituer une piste pour tenter d'améliorer les performances des dispositifs CMOS véritablement «ultimes». Entre cette direction de recherche purement théorique pour l'instant et les dispositifs CMOS innovants actuels, un grand espoir est suscité depuis plusieurs années par toute une série de dispositifs mésoscopiques dont les transistors à nanotubes de carbone. On peut même parler d'un réel engouement de la communauté nanoélectronique pour ces dispositifs qui vont nettement dans la voie de la réduction des dimensions transverses, évoquée précédemment, avec des propriétés de transport potentiellement très intéressantes et des possibilités d'intégration technologiques réelles. La figure 7 présente la structure typique d'un transistor à effet de champ à nanotube de carbone (CNFET) et quelques caractéristiques en courant d'un dispositif expérimental de 260 nm de longueur de grille. Des courants I,,, supérieurs à 2000 ta/im des CNFET à canal p ont été atteints, ce qui est bien supérieur aux meilleurs dispositifs CMOS innovants décanano- métriques [35]. De nombreux problèmes restent évidemment en suspend, à commencer par la maîtrise technologique de l'intégration des composants et circuits à base de CNFET, mais nul doute que ces dispositifs devraient constituer une piste très sérieuse pour une solution véritablement alternative au CMOS «tout silicium». Une affaire à suivre... Références [] G.E. Moore, Electronics, Vol. 38, p. 9 (965) ; voir également sur Internet : http.// silicon/mooreslaw htm [2] International Technology Roadmap for Semiconductors (2002). Voir également sur Internet : http.//public.itrs.net [3] RH. Dennard, et al, IEEE J. Solid-State Circuits, SC-9, p. 256 (974). [4] G. Baccarani, et al., IEEE Trans. Electron Devices, ED-3, p. 452 (984). [5] Fundamental and Technological Aspects of High-k Gate Dielectrics, édité par M. Houssa (nstitute of Physics Publishing, London, 2003), à paraître. [6] M. Lundstrom, Fundamentals of carrier transport, 2nd edition (Cambridge University Press, Nevv-York, 2000). [7] D. Munteanu, G. Le Carval, G. Guegan, Solid-State Electronics, Vol. 46, p. 045 (2002). Septcmbre 2003

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