Technologie des puces

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1 Technologie des puces Alain GUYOT TIMA DEA MICROÉLECTRONIQUE (33) Techniques de l'informatique et de la Microélectronique pour l'architecture. Unité associée au C.N.R.S. n B0706 technologie 31

2 Schéma électrique But de cette leçon Montrer les liens entre 3 niveaux: 1- Électrique (transistors et connexions) 2- Masque dessinés (étape ultime conception) 3- Circuit fabriqué (technologie) Les fondeurs de Silicium imposent des Règles de Conception 1- Règles de Dessin des masques 2- Règles électriques Rappel: L étape ultime de la conception est le dessin des masques Conception Technologie dessin symbolique Dessin des masques Fabrication des masques opérations technologiques circuit fabriqué technologie 32

3 Cristal de silicium pur noyau tétraèdre électrons de valence 14 Synthèse: Jean Louis Noulet INSA technologie 33

4 Cristal de silicium pur Si Si Si Si noyau tétraèdre Si Si Si Si électrons de valence 14 Si Si Si Si comme carbone, germanium, étain, technologie 34

5 Silicium dopé N Si Si Si électron délogé par l'agitation Phosphore Si P Si P Si Si Si pentavalent technologie 35

6 Silicium dopé P Si Si Si Bore Si B Si B Si Si Si trivalent 1 pour 1000 à Si technologie 36

7 Jonction pn P dopé N dopé P + _ + _ B silicium dopé N dopé P n p noyau (fixe) électron trou mobile noyau (fixe) Zone dépourvue de charges mobiles dopé N dopé P dopé N dopé P + + technologie 37

8 MOS: Métal/Oxyde/Semiconducteur Grille ou Gate G Source S Drain D Grille S substrat (bulk) D Oxyde (Si O ) 2 Semiconducteur Silicium dopé Au début (RCA 1962) la grille était en Aluminium d'où le nom MOS: Métal/Oxyde/Semiconducteur Le MOS est parfaitement symétrique et on appelle SOURCE (d'électrons) le coté le plus négatif (le plus positif pour les PMos) Le substrat est mis à la masse (à V dd pour les PMos) technologie 38

9 MOS: isolation par diode Source et Drain dopés N Substrat (dopé P ) + Entre les zones ayant des électrons (-) libres et celle ayant un déficit d'électrons (+) il y a une zone dépourvue de tout porteur et donc non conductrice ou isolante ( à condition que les jonctions PN soient correctement polarisées) technologie 39

10 MOS: Effet d'un champs électrique + + _ Grille Si O2 isolant _ + + _ Champs vertical: porteurs attirées ou repoussées: changement de la concentration Champs horizontal: vitesse limitée par la mobilité des porteurs technologie 40

11 MOS: état bloqué Vgs Grille oxyde S D Bulk (substrat) Si Vgs est inférieur àvt (tension de seuil dépendant du dopage et de l'épaisseur d'oxyde) le transistor est bloqué Sa conduction extrêmement faible est exploitée en micropuissance La résistance de la couche d'oxyde est > Ω. technologie 41

12 MOS: état passant Grille S D Bulk (substrat) Si Vgs est supérieur à Vt (tension de seuil) le transistor conduit Les charges positives sont repoussées vers le bas et les charges négatives (électrons) attirées vers le haut s'accumulent sous la grille. Il y a inversion, et création d'un canal. Si le champs augmente, la densité de charges augmente et la profondeur du canal augmente également. Les charges disponibles croissent comme le carré du champs technologie 42

13 MOS: état saturé Grille V d augmente S D Bulk (substrat) Grille S S S S D Si V d augmente trop alors V gd devient inférieur àv t alors le MOS se bloque du côté du drain. Plus V d augmente, plus la résistance du MOS augmente. Le courant reste alors constant. On dit que le MOS sature. technologie 43

14 MOS: état saturé canal du transistor R G S S' D I DS partie pincée V = V + R * I S' S DS La tension en S' contrôle le transistor par V GS Le courant I DS contrôle le transistor Le courant I DS reste constant I V V DS S' GS' I DS }I I V V DS constant DS S' GS' I DS technologie 44

15 Coupe d'un transistor Un circuit intégré est une superposition de couches, semiconductrices, conductrices ou isolante contacts diffusion poly métal (aluminium) Si O 2 oxyde diffusion substrat oxyde poly oxyde substrat technologie 45

16 Photogravure: exposition Silicium Dépot Alu évaporation condensation SiO2 oxydation préciptation Résine photosensible Tournette force centrifuge pour tendre évaporation solvant cuisson lumière ultra-violette faisceau d'électrons rayons X exposition à travers un masque opaque technologie 46

17 Photogravure: exposition 6" masque plein champs photorépétition sur tranche technologie 47

18 Photogravure: exposition réticule canon à électrons objectif plaques électrostatiques balayage Résolution= 0,5 λ / ouverture Pas de masque Actuellement λ = 250 nm résolution = 0,25 µ profondeur de champs = µ résolution = 0,1µ alignement = 0,2µ petite série (prototype) dispersion des électrons technologie 48

19 Gravures des zones non masquées Résine positive (décomposée par U.V.) Résine négative (durcie par U.V.) développement et dissolution de la résine gravure chimique des zones non protégées par la résine le reste de la résine est dissout et le circuit est lavé technologie 49

20 Fabrication d'un transistor grille longueur dessinée 200 Å gravure implantation diffusion N implantation silicium polycristallin longueur effective 1,0 µ débordement recuit (1000 / 1200 ) technologie 50

21 Transistor fabriqué isolant de grille épaisseur e grille (longueur L) (largeur W) source drain substrat grille canal (longueur L) (largeur W) source substrat substrat drain Jonction PN ou Diode technologie 51

22 Maigrissement homothétique α des technologies Épaisseur e e/α dopage du substrat L P dopage P.α L/α champs électrique Longueur de canal L 1/α Largeur de canal W 1/α Épaisseur d isolation de grille e 1/α Tension d alimentation V dd 1/α Taille des fils 1/α Dopage substrat α Densité (transistors/surface) = 1/WL α 2 Vitesse (inverse du délai) = I.e/V.W.L α Puissance totale dissipée 1/α 2 technologie 52

23 Diminution α de la tension d alimentation V dd Augmentation du délai 1/α Diminution de la puissance 1/α 2 perçage d isolant électromigration électrons chauds saturation de la vitesse des porteurs augmentation de la résistance diminution de la mobilité technologie 53

24 Transistors complémentaires fabriqués sur le même substrat grille grille dopé P dopé N dopé N profond dopé P+ Puits ou caisson crée pour permettre la fabrication d'un transistor P sur un substrat initial P technologie 54

25 Etapes de fabrication (1) découpe dans l'oxyde masque masque dessiné par le concepteur Verre (quartz) oxyde de chrome oxyde technologie 55

26 masque masque dessiné par le concepteur Etapes de fabrication (2) mise en place de la grille grille oxyde technologie 56

27 Etapes de fabrication (3) Indépendant du concepteur implantation de phosphore ou arsenic dans le substrat diffusion N grille substrat Ions d'arsenic ou PHOSPHORE pour la diffusion N et de BORE pour P La grille et l'oxyde épais servent de masque technologie 57

28 Etapes de fabrication (4) Grille ( soulevée pour voir le canal ) grille diffusion 1 ( équipotentielle) connexion conditionnelle entre diffusion 1 et 2 diffusion 2 Substrat ( équipotentielle ) Le transistor est parfaitement aligné avec sa grille (technologie autoalignée) diffusion technologie 58

29 Connexions de transistors connexion en poly schéma électrique équivalent transistor N connexion en diffusion grille Remarque: on construit simultanément les connexions de bas niveau (poly et diff) et les transistors technologie 59

30 Trois vues de 2 transistors (bas niveau) Electrique Dessin des masques Vue en coupe technologie 60

31 Oxyde mince Photolithographie des zones actives Croissance de l'oxyde épais Implantation sélective (ajustement seuils) Dépôt et Photolithographie du polysilicium Implantation A la fin de ces opérations les transistors sont définis. Il reste à les interconnecter technologie 61

32 Dépôt puis gravure de l'oxyde épais (CVD) Dépôt puis gravure des connexions en aluminium Dépôt d'oxyde, gravure dépôt d'aluminium, gravure des autres niveaux d'interconnexion technologie 62

33 Réduction des dimensions dessiné gravé technologie 63

34 Coût d'une Puce Cpuce = Cprocess + Ctest + Cboîtier + Ctest Cprocess = Ctranche (Puces /tranche ) * Rdm puce Puces /tranche = π * ( Φ tranche / 2 ) 2 S puce - π * Φ tranche 2 * S puce - motif test Rdm puce = Rdm tranche 1 + densité défaut * S puce C puce C process C tranche S puce Rdm puce Rdm tranche = Coût de fabrication d'un circuit (puce) = Part du process dans le coût total = Coût de fabrication d'une tranche = Surface de la puce = Nombre de puces bonnes rapporté au total = Nombre de tranches bonnes rapporté au total technologie 64

35 Interconnexions (technologies à 2 niveaux de métal) Via Le via et le contact ne peuvent être superposés métal 2 métal 1 Contacts connexion d'équipotentielles body N+ diff P diff N body P+ polycristallin diffusions technologie 65

36 implantations Règles de dessin des masques ECPD15 diffusion contacts contact (métal 1/poly, métal1/diff) Via (métal1/métal2) polycristallin métal 1 et métal 2 2,4 1 3,2 0,8 1 2,4 1 2,4 2,4 1,6 1,6 1,6 1,6 2,4 2,4 pas 5,2 pas 5,6 transistor distance via à bord poly 1,6 2,0 1,4 2,2 2,2 2,0µ 2,0 2,4 0,8 diff P bord du puits N 4,8 4,8 diff N Valeurs minimum sauf taille de contacts et des vias (2µ x 2µ) technologie 66

37 Règles de dessin des masques ECPD10 contacts contact (métal 1/poly, métal1/diff) Via (métal1/métal2) implantations diffusion polycristallin métal 1 et métal 2 1,25 0,75 0,5 2,0 0,75 1,5 0,75 1,5 1,5 1,0 1,0 1,0 1,0 1,5 1,5 pas 3,25 pas 3,5 distance via à bord poly contact ou via 1,0 transistor 0,5 1,5 1,5 1,0µ 1,5 1,0 1,0 1,5 diff P 3,0 3,0 bord du puits N diff N Valeurs minimum sauf taille des contacts et des vias (1µ x 1µ) technologie 67

38 Règles de dessin des masques ECPD07 implantations diffusion contacts contact (métal 1/poly, métal1/diff) Via (métal1/métal2) polycristallin métal 1 et métal 2 1,2 0,5 1,6 0,4 0,5 1,2 0,5 1,2 1,2 0,8 0,8 0,8 0,8 1,2 1,2 pas 2,6 pas 2,8 transistor 0,8 1,0 1,2 0,7 0,4 2,0µ diff P distance via à bord poly 1,1 1,1 bord du puits N 2,4 2,4 1,0µ diff N 1,0 Valeurs minimum sauf taille des contacts et des vias (1µ x 1µ) 1,0µ technologie 68

39 Règles de dessin des masques AMS 0.6µ Implantations P et N contacts diffusion polycristallin métal 1 métal 2 0,9 0,4 1,2 0,4 0,8 0,3 0,9 0,9 0,9 0,4 0,8 0,8 0,4 0,6 0,6 0,6 0,6 transistor vias contacts 0,7 0,6 0,8 0,4 0,5 0,3 diff P bord du puits N diff N Distance implantation 0,8 si P et 0,4 si N 0,6 0,8 0,6 1,8 1,8 Valeurs minimum sauf taille des contacts (0,6µ x 0,6µ) et des vias (0,7µ x 0,7µ) technologie 69

40 2,4µ 1µ métal (alu1) 2,4µ 2µ 1,6µ 9,6µ diffusion 1µ 1µ métal (alu1) 2µ métal (alu1) 1,6µ 1,4µ polycristallin 1,4µ technologie 70

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